sumreg.v

来自「用verilog设计的FIR滤波器。滤波器需要很快的处理速度」· Verilog 代码 · 共 17 行

module SumReg(clk,reset,In,Out);
input clk,reset;
input[19:0] In;
output[19:0] Out;
reg[19:0] Reg,Out;

always @(posedge clk or posedge reset)
begin
    if(reset)begin
        Out=20'b00000000000000000000;
//        Reg=20'b00000000000000000000;
    end else begin
        Out=In;
//        Reg=In;
    end
end
endmodule