t_fir.v

用verilog设计的FIR滤波器。滤波器需要很快的处理速度

module T_Fir();
parameter T2=10,T1=200;

reg clk1,clk2,clrn,reset;
reg[7:0] X;
wire[19:0] Y;

FirMachine fir(clk1,clk2,clrn,reset,X,Y);

always #(T1/2) clk1=~clk1;
always #(T2) clk2=~clk2;

initial 
begin
    reset=0;
    clk1=0;
    clrn=1;
    X=0;
#10 clk2=0;reset=1;
#10 reset=0;
#T1 clrn=0;
#T1 clrn=1;
#T1 X=0;
#T1 X=1;
#T1 X=2;
#T1 X=3;
#T1 X=4;
#T1 X=5;
#T1 X=6;
#T1 X=7;
#T1 X=8;
#T1 X=9;
#T1 X=10;
#T1 X=11;
#T1 X=12;
#T1 X=13;
#T1 X=14;
#T1 X=15;
#T1 X=0;
#T1 X=0;
#T1 X=0;
#T1 X=0;
#T1 X=0;
#T1 X=0;
#T1 X=0;
#T1 X=0;
#T1 X=0;
#T1 X=0;
#T1 X=0;
#T1 X=0;
#T1 X=0;
#T1 X=0;
#T1 X=0;
#T1 X=0;
#T1 X=0;
#T1 X=0;
#T1 X=0;


#(10*T1) $stop;

end

endmodule