t_hadd.v.bak

用verilog设计的FIR滤波器。滤波器需要很快的处理速度

module T_Hadd();

reg a,b,in;
    

Hadd add(a,b,sum,cout);
initial 
begin
    a=0;
    b=0;
    in=0;
#10 a=1;
#10 b=1;
#10 b=0;in=1;
#10 a=0;
#10 in=0;b=0;
#10 a=1;in=1;
#10 a=0;b=1;
#10 a=1;
#10 $stop;
end
endmodule