hadd.v

来自「用verilog设计的FIR滤波器。滤波器需要很快的处理速度」· Verilog 代码 · 共 7 行

module Hadd(a,b,sum,cout);
input a,b;
output sum,cout;

assign sum=a^b;
assign cout=a&&b;
endmodule