t_booth.v.bak

用verilog设计的FIR滤波器。滤波器需要很快的处理速度

module T_Booth();
reg[7:0] A;
reg[8:0] B;
wire [8:0] B0,B1,B2,B3;
wire [15:0] SUM;
BoothMul boo(A,B,B0,B1,B2,B3,SUM);
initial 
begin
    A=0;
    B=0;
    #10 A=-9;
    #10 B=17;
    #100 $stop;
end

endmodule