boothmul.bak

用verilog设计的FIR滤波器。滤波器需要很快的处理速度

module BoothMul();
input[7:0] A;
input[8:0] B;

always @(A or B)
begin
    NA=~A+1;
    case (B[1:0])
    2'b 00:A1=8'b 00000000;
    2'b 01:A1=A;
    2'b 10:A1=NA;
    2'b 11:A1=NA;
    endcase