wallaceadd.v

来自「用verilog设计的FIR滤波器。滤波器需要很快的处理速度」· Verilog 代码 · 共 40 行

module WallaceAdd(B0,B1,B2,B3,ANS);
input[8:0] B0,B1,B2,B3;
output[15:0] ANS;
wire[15:0] ANS;
reg[15:0] A0,A1,A2,A3;
wire[15:0] A01,A23;

    Add16 add0(A0,A1,A01);
    Add16 add1(A2,A3,A23);
    Add16 add2(A01,A23,ANS);

always @(B0 or B1 or B2 or B3)
begin
//    A0[8:0]=B0;
    if(B0[8]==0)
        A0[15:0]={7'b0000000,B0};
    else
        A0[15:0]={7'b1111111,B0};
        
//    A1[10:2]=B1;
    if(B1[8]==0)
        A1[15:0]={5'b00000,B1,2'b00};
    else
        A1[15:0]={5'b11111,B1,2'b00};
        
///    A2[12:4]=B2;
    if(B2[8]==0)
        A2[15:0]={3'b000,B2,4'b0000};
    else
        A2[15:0]={3'b111,B2,4'b0000};
        
//    A3[14:6]=B1;
    if(B3[8]==0)
        A3[15:0]={1'b0,B3,6'b000000};
    else
        A3[15:0]={1'b1,B3,6'b000000};
        
end

endmodule