test_add16.v

用verilog设计的FIR滤波器。滤波器需要很快的处理速度

module Test_Add16();
    
reg[15:0] x,y;
wire[15:0] ANS;
Add16 add(x,y,ANS);
initial 
begin
    x=0;
    y=0;
    #10 x=10;
    #10 y=20;
    #10 x=13;
    #10 y=87;
    #10 x=100;
    #10 $stop;
end

endmodule