simpsig.v

来自「ps2 vhdl 实现键盘输入 数码管显示ascii码」· Verilog 代码 · 共 15 行

// MAX+plus II Verilog Example
// Simple Assignment
// Copyright (c) 1997 Altera Corporation

module simpsig (a, b, e, c, d);

input  a, b, e;
output c, d;

    assign c = a & b;
    assign d = e;

endmodule