send_test.sim.rpt

串口通讯

; |send_test|BaudGeneratorAcc[1]      ; |send_test|BaudGeneratorAcc[1]      ; regout           ;
; |send_test|BaudGeneratorAcc[1]~476  ; |send_test|BaudGeneratorAcc[1]~476  ; cout             ;
; |send_test|BaudGeneratorAcc[1]~439  ; |send_test|BaudGeneratorAcc[1]~439  ; combout          ;
; |send_test|BaudGeneratorAcc[1]~439  ; |send_test|BaudGeneratorAcc[1]~477  ; cout             ;
; |send_test|BaudGeneratorAcc[2]~438  ; |send_test|BaudGeneratorAcc[2]~438  ; combout          ;
; |send_test|BaudGeneratorAcc[2]~438  ; |send_test|BaudGeneratorAcc[2]~478  ; cout             ;
; |send_test|BaudGeneratorAcc[3]~437  ; |send_test|BaudGeneratorAcc[3]~437  ; combout          ;
; |send_test|BaudGeneratorAcc[3]~437  ; |send_test|BaudGeneratorAcc[3]~479  ; cout             ;
; |send_test|BaudGeneratorAcc[4]~436  ; |send_test|BaudGeneratorAcc[4]~436  ; combout          ;
; |send_test|BaudGeneratorAcc[4]~436  ; |send_test|BaudGeneratorAcc[4]~480  ; cout             ;
; |send_test|BaudGeneratorAcc[5]~435  ; |send_test|BaudGeneratorAcc[5]~435  ; combout          ;
; |send_test|BaudGeneratorAcc[5]~435  ; |send_test|BaudGeneratorAcc[5]~481  ; cout             ;
; |send_test|BaudGeneratorAcc[6]~434  ; |send_test|BaudGeneratorAcc[6]~434  ; combout          ;
; |send_test|BaudGeneratorAcc[6]~434  ; |send_test|BaudGeneratorAcc[6]~482  ; cout             ;
; |send_test|BaudGeneratorAcc[7]~433  ; |send_test|BaudGeneratorAcc[7]~433  ; combout          ;
; |send_test|BaudGeneratorAcc[7]~433  ; |send_test|BaudGeneratorAcc[7]~483  ; cout             ;
; |send_test|BaudGeneratorAcc[8]~432  ; |send_test|BaudGeneratorAcc[8]~432  ; combout          ;
; |send_test|BaudGeneratorAcc[8]~432  ; |send_test|BaudGeneratorAcc[8]~484  ; cout             ;
; |send_test|BaudGeneratorAcc[9]~431  ; |send_test|BaudGeneratorAcc[9]~431  ; combout          ;
; |send_test|BaudGeneratorAcc[9]~431  ; |send_test|BaudGeneratorAcc[9]~485  ; cout             ;
; |send_test|BaudGeneratorAcc[10]~430 ; |send_test|BaudGeneratorAcc[10]~430 ; combout          ;
; |send_test|BaudGeneratorAcc[10]~430 ; |send_test|BaudGeneratorAcc[10]~486 ; cout             ;
; |send_test|BaudGeneratorAcc[11]~429 ; |send_test|BaudGeneratorAcc[11]~429 ; combout          ;
; |send_test|BaudGeneratorAcc[11]~429 ; |send_test|BaudGeneratorAcc[11]~487 ; cout             ;
; |send_test|BaudGeneratorAcc[12]~428 ; |send_test|BaudGeneratorAcc[12]~428 ; combout          ;
; |send_test|BaudGeneratorAcc[12]~428 ; |send_test|BaudGeneratorAcc[12]~488 ; cout             ;
; |send_test|BaudGeneratorAcc[13]~427 ; |send_test|BaudGeneratorAcc[13]~427 ; combout          ;
; |send_test|BaudGeneratorAcc[13]~427 ; |send_test|BaudGeneratorAcc[13]~489 ; cout             ;
; |send_test|BaudGeneratorAcc[14]~426 ; |send_test|BaudGeneratorAcc[14]~426 ; combout          ;
; |send_test|BaudGeneratorAcc[14]~426 ; |send_test|BaudGeneratorAcc[14]~490 ; cout             ;
; |send_test|BaudGeneratorAcc[15]~425 ; |send_test|BaudGeneratorAcc[15]~425 ; combout          ;
; |send_test|BaudGeneratorAcc[15]~425 ; |send_test|BaudGeneratorAcc[15]~491 ; cout             ;
; |send_test|BaudGeneratorAcc[16]~424 ; |send_test|BaudGeneratorAcc[16]~424 ; combout          ;
; |send_test|TxD~reg0                 ; |send_test|TxD~reg0                 ; regout           ;
; |send_test|state[3]                 ; |send_test|state[3]                 ; regout           ;
; |send_test|state[1]                 ; |send_test|state[1]                 ; regout           ;
; |send_test|state[2]                 ; |send_test|state[2]                 ; regout           ;
; |send_test|state[0]                 ; |send_test|state[0]                 ; regout           ;
; |send_test|Equal0~75                ; |send_test|Equal0~75                ; combout          ;
; |send_test|TxD_dataReg[4]           ; |send_test|TxD_dataReg[4]           ; regout           ;
; |send_test|Mux4~34                  ; |send_test|Mux4~34                  ; combout          ;
; |send_test|Mux4~35                  ; |send_test|Mux4~35                  ; combout          ;
; |send_test|Mux4~36                  ; |send_test|Mux4~36                  ; combout          ;
; |send_test|TxD_dataReg[3]           ; |send_test|TxD_dataReg[3]           ; regout           ;
; |send_test|Mux4~37                  ; |send_test|Mux4~37                  ; combout          ;
; |send_test|TxD~65                   ; |send_test|TxD~65                   ; combout          ;
; |send_test|Mux0~128                 ; |send_test|Mux0~128                 ; combout          ;
; |send_test|Mux0~129                 ; |send_test|Mux0~129                 ; combout          ;
; |send_test|Mux2~168                 ; |send_test|Mux2~168                 ; combout          ;
; |send_test|Mux2~169                 ; |send_test|Mux2~169                 ; combout          ;
; |send_test|Mux2~170                 ; |send_test|Mux2~170                 ; combout          ;
; |send_test|Mux1~180                 ; |send_test|Mux1~180                 ; combout          ;
; |send_test|Mux1~181                 ; |send_test|Mux1~181                 ; combout          ;
; |send_test|Mux3~233                 ; |send_test|Mux3~233                 ; combout          ;
; |send_test|Mux3~234                 ; |send_test|Mux3~234                 ; combout          ;
; |send_test|always1~0                ; |send_test|always1~0                ; combout          ;
; |send_test|BaudGeneratorAcc[0]      ; |send_test|BaudGeneratorAcc[0]      ; regout           ;
; |send_test|BaudGeneratorAcc[0]~493  ; |send_test|BaudGeneratorAcc[0]~493  ; combout          ;
; |send_test|TxD                      ; |send_test|TxD                      ; padio            ;
; |send_test|TxD_busy                 ; |send_test|TxD_busy                 ; padio            ;
; |send_test|clk                      ; |send_test|clk                      ; combout          ;
; |send_test|TxD_start                ; |send_test|TxD_start                ; combout          ;
; |send_test|TxD_data[4]              ; |send_test|TxD_data[4]              ; combout          ;
; |send_test|TxD_data[3]              ; |send_test|TxD_data[3]              ; combout          ;
; |send_test|clk~clkctrl              ; |send_test|clk~clkctrl              ; outclk           ;
+-------------------------------------+-------------------------------------+------------------+


The following table displays output ports that do not toggle to 1 during simulation.
+----------------------------------------------------------------------------------------+
; Missing 1-Value Coverage                                                               ;
+----------------------------------+----------------------------------+------------------+
; Node Name                        ; Output Port Name                 ; Output Port Type ;
+----------------------------------+----------------------------------+------------------+
; |send_test|TxD_dataReg[5]        ; |send_test|TxD_dataReg[5]        ; regout           ;
; |send_test|TxD_dataReg[6]        ; |send_test|TxD_dataReg[6]        ; regout           ;
; |send_test|TxD_dataReg[7]        ; |send_test|TxD_dataReg[7]        ; regout           ;
; |send_test|TxD_dataReg[2]        ; |send_test|TxD_dataReg[2]        ; regout           ;
; |send_test|TxD_dataReg[1]        ; |send_test|TxD_dataReg[1]        ; regout           ;
; |send_test|TxD_dataReg[0]        ; |send_test|TxD_dataReg[0]        ; regout           ;
; |send_test|TxD_data[5]           ; |send_test|TxD_data[5]           ; combout          ;
; |send_test|TxD_data[6]           ; |send_test|TxD_data[6]           ; combout          ;
; |send_test|TxD_data[7]           ; |send_test|TxD_data[7]           ; combout          ;
; |send_test|TxD_data[2]           ; |send_test|TxD_data[2]           ; combout          ;
; |send_test|TxD_data[1]           ; |send_test|TxD_data[1]           ; combout          ;
; |send_test|TxD_data[0]           ; |send_test|TxD_data[0]           ; combout          ;
; |send_test|TxD_dataReg[5]~feeder ; |send_test|TxD_dataReg[5]~feeder ; combout          ;
; |send_test|TxD_dataReg[0]~feeder ; |send_test|TxD_dataReg[0]~feeder ; combout          ;
+----------------------------------+----------------------------------+------------------+


The following table displays output ports that do not toggle to 0 during simulation.
+-------------------------------------------------+
; Missing 0-Value Coverage                        ;
+-----------+------------------+------------------+
; Node Name ; Output Port Name ; Output Port Type ;
+-----------+------------------+------------------+


+---------------------+
; Simulator INI Usage ;
+--------+------------+
; Option ; Usage      ;
+--------+------------+


+--------------------+
; Simulator Messages ;
+--------------------+
Info: *******************************************************************
Info: Running Quartus II Simulator
    Info: Version 7.0 Build 33 02/05/2007 SJ Full Version
    Info: Processing started: Thu Nov 15 14:09:29 2007
Info: Command: quartus_sim --read_settings_files=on --write_settings_files=off send_test -c send_test
Info: Using vector source file "C:/Documents and Settings/Administrator/My Documents/uart/altera_uart/send_test/send_test.vwf"
Info: Option to preserve fewer signal transitions to reduce memory requirements is enabled
    Info: Simulation has been partitioned into sub-simulations according to the maximum transition count determined by the engine. Transitions from memory will be flushed out to disk at the end of each sub-simulation to reduce memory requirements.
Info: Simulation partitioned into 1 sub-simulations
Info: Simulation coverage is      85.11 %
Info: Number of transitions in simulation is 45739
Info: Quartus II Simulator was successful. 0 errors, 0 warnings
    Info: Allocated 90 megabytes of memory during processing
    Info: Processing ended: Thu Nov 15 14:09:30 2007
    Info: Elapsed time: 00:00:01