top.v

来自「次代码利用verilog HDL来描述的」· Verilog 代码 · 共 15 行

module top(clk,clkout);
input clk;
output clkout;

wire clk00,clk11;
wire clk0,clk1;

assign clkout=clk0||clk1;

fenpin1 a(clk,clk00);
beipin0 b(clk,clk,clk00,clk0);
fenpin  c(clk,clk11);
beipin1 d(clk,clk,clk11,clk1);

endmodule