top.map.summary

来自「次代码利用verilog HDL来描述的」· SUMMARY 代码 · 共 9 行

SUMMARY
9 行
字号 
Analysis & Synthesis Status : Successful - Tue Apr 07 16:57:53 2009
Quartus II Version : 7.0 Build 33 02/05/2007 SJ Web Edition
Revision Name : top
Top-level Entity Name : top
Family : FLEX10K
Total logic elements : 12
Total pins : 2
Total memory bits : 0

top.map.summary - 源码说明

本页面展示了「次代码利用verilog HDL来描述的」中的 top.map.summary 源码文件，采用 SUMMARY 编程语言编写，共 9 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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