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来自「用Verilog 编写的8位risc cpu」· VHDL 代码 · 共 42 行

library verilog;
use verilog.vl_types.all;
entity cpu_test is
    generic(
        CLKHI           : integer := 10;
        CLKLO           : integer := 10;
        NOP             : integer := 1;
        MOVWF           : integer := 2;
        CLRW            : integer := 3;
        CLRF            : integer := 4;
        SUBWF           : integer := 5;
        DECF            : integer := 6;
        IORWF           : integer := 7;
        ANDWF           : integer := 8;
        XORWF           : integer := 9;
        ADDWF           : integer := 10;
        MOVF            : integer := 11;
        COMF            : integer := 12;
        INCF            : integer := 13;
        DECFSZ          : integer := 14;
        RRF             : integer := 15;
        RLF             : integer := 16;
        SWAPF           : integer := 17;
        INCFSZ          : integer := 18;
        BCF             : integer := 19;
        BSF             : integer := 20;
        BTFSC           : integer := 21;
        BTFSS           : integer := 22;
        OPTION          : integer := 23;
        SLEEP           : integer := 24;
        CLRWDT          : integer := 25;
        TRIS            : integer := 26;
        RETLW           : integer := 27;
        CALL            : integer := 28;
        GOTO            : integer := 29;
        MOVLW           : integer := 30;
        IORLW           : integer := 31;
        ANDLW           : integer := 32;
        XORLW           : integer := 33
    );
end cpu_test;