jk_ff.v.bak

这是我自己写的一个关于JK触发器的VERILOG 程序。

module jk_ff(clk,q,rs,set,j,k);
input clk,j,k,set,rs;
output q;
reg q;
always @(posedge clk or negedge rs or negedge set)
       begin
       case({rs,set,j,k})
       4'b0000:begin q=0;end
       4'b0001:begin q=0;end
       4'b0010:begin q=0;end
       4'b0011:begin q=0;end
       4'b0100:begin q=0;end
       4'b0101:begin q=0;end
       4'b0110:begin q=0;end
       4'b0111:begin q=0;end
       4'b1000: begin  q=j&(~q)+(~k)&q;end
       4'b1001: begin q=j&(~q)+(~k)&q;end
       4'b1010: begin  q=j&(~q)+(~k)&q;end
       4'b1011:begin  q=j&(~q)+(~k)&q;end
       4'b1100:begin q=1;end
       4'b1101:begin q=1;end
       4'b1110:begin q=1;end
       4'b1111: begin q=1;end
       endcase
       end
       endmodule