jk.v

这是我自己写的一个关于JK触发器的VERILOG 程序。

module jk(clk,j,k,q,rs,set);
input clk,j,k,rs,set;
output q;
reg q;
wire [1:0]a;
always @(posedge clk or negedge rs or negedge set)
begin
if (~rs)
   q=0;
else if(~set)
   q=1;
else
begin
assign a[1:0]={j,k};
  case(a)
 2'b00:q=1;
 2'b01:q=0;
 2'b10:q=1;
 2'b11:q=0;
endcase
end

end
endmodule