jk_0.v

这是我自己写的一个关于JK触发器的VERILOG 程序。

module jk_0(clk,j,k,q,rs,set);
input clk,j,k,rs,set;
output q;
reg q;
always @(posedge clk or negedge rs or negedge set)
begin
if (~rs)
   q=0;
else if(~set)
   q=1;
else
    begin
 case({jk})
 2'b00:q=1;
 2'b01:q=0;
 2'b10:q=1;
 2'b11:q=0;
endcase
end
end
endmodule