jk_edge_ff.v

这是我自己写的一个关于JK触发器的VERILOG 程序。

primitive jk_Edge_FF(q,clock,j,k,preset,clear) ;
   output q ;
   reg q ;
   input clock, j, k, preset, clear;
   
   table
   // clock  jk  pc  q(state)   q(output)
   //preset 逻辑
      ?      ??  01  :?:         1;
      ?      ??  *1  :1:         1;
   //clear 逻辑
      ?      ??  10  :?:         0;
      ?      ??  1*  :0:         0;
   //正常时钟情况
      r      00  11  :?:         -;
      r      01  11  :?:         0;
      r      10  11  :?:         1;
      r      11  11  :0:         1;
      r      11  11  :1:         0;
      f      ??  ??  :?:         -;  //case c
   //J 和K 变化的情况
      b      *?  ??  :?:         -; 
      b      ?*  ??  :?:         -; 
   //为减少不确定性而定义的情况
     p       00  11  :?:         -;
     p       0?  1?  :0:         -;
     p       ?0  ?1  :1:         -;
     x0      ??  ??  :?:         -;
     1x      00  11  :?:         -;
     1x      0?  1?  :0:         -;
     1x      ?0  ?1  :1:         -;
     x       *0  ?1  :1:         -;
     x       0*  1?  :0:         -;
   endtable

endprimitive