📄 reg16.vhd
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LIBRARY IEEE; --16位锁存器
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY reg16 IS
PORT(LK:IN STD_LOGIC;
DIN1,DIN2,DIN3,DIN4:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
DOUT1,DOUT2,DOUT3,DOUT4:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END reg16;
ARCHITECTURE behav OF reg16 IS
BEGIN
PROCESS(LK,DIN1,DIN2,DIN3,DIN4)
BEGIN
IF LK'EVENT AND LK='1' THEN
DOUT1<=DIN1; DOUT2<=DIN2; DOUT3<=DIN3; DOUT4<=DIN4;
END IF;
END PROCESS;
END behav;
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