reg16.vhd

来自「四位十进制数字频率计： 测量范围：1Hz～10kHz； 显示时间」· VHDL 代码 · 共 17 行

LIBRARY IEEE; --16位锁存器
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY reg16 IS
   PORT(LK:IN STD_LOGIC;
        DIN1,DIN2,DIN3,DIN4:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
       DOUT1,DOUT2,DOUT3,DOUT4:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END reg16;

ARCHITECTURE behav OF reg16 IS
BEGIN
   PROCESS(LK,DIN1,DIN2,DIN3,DIN4)
   BEGIN
     IF LK'EVENT AND LK='1' THEN 
        DOUT1<=DIN1; DOUT2<=DIN2; DOUT3<=DIN3; DOUT4<=DIN4;
     END IF;
   END PROCESS;
END behav;