youxianbianma.v

来自「在FPGA上」· Verilog 代码 · 共 29 行

module youxianbianma(led,ctrl,a,b,c,d);

output[3:0] led;
input a,b,c,d,ctrl;
reg enable,count;
reg[3:0] temp;
assign led=temp;

always @(led) 
 begin 
   enable=~(|led);
 end

always @(ctrl or a or b or c or d)
begin   
	 if(!ctrl)    
     begin temp=4'b0000;
	 if(enable&&a) begin temp=4'b0001; end
     else if(enable&&b) begin temp=4'b0010; end
     else if(enable&&c) begin temp=4'b0100; end
     else if(enable&&d) begin temp=4'b1000; end
	 end      
     else if(enable&&a) begin temp=4'b0001; end
     else if(enable&&b) begin temp=4'b0010; end
     else if(enable&&c) begin temp=4'b0100; end
     else if(enable&&d) begin temp=4'b1000; end 
end   
endmodule