my_uart_top.v.bak

来自「Verilog编写的UART程序源代码。测试成功。支持字符串发送」· BAK 代码 · 共 47 行

module my_uart_top(clk,rst_n,rs232_rx,rs232_tx);

 

input clk; // 50MHz主时钟
input rst_n;  //低电平复位信号
input rs232_rx;   // RS232接收数据信号
output rs232_tx;  //  RS232发送数据信号

wire bps_start;   //接收到数据后，波特率时钟启动信号置位
wire clk_bps;     // clk_bps的高电平为接收或者发送数据位的中间采样点 
wire[7:0] rx_data;   //接收数据寄存器，保存直至下一个数据来到
wire rx_int;  //接收数据中断信号,接收到数据期间始终为高电平

//----------------------------------------------------
speed_select      speed_select( .clk(clk), //波特率选择模块，接收和发送模块复用，不支持全双工通信
                                       .rst_n(rst_n),
                                       .bps_start(bps_start),
                                       .clk_bps(clk_bps)
                                       );

 
my_uart_rx        my_uart_rx(       .clk(clk), //接收数据模块
                                       .rst_n(rst_n),
                                       .rs232_rx(rs232_rx),
                                       .clk_bps(clk_bps),
                                       .bps_start(bps_start),
                                       .rx_data(rx_data),
                                       .rx_int(rx_int)
                                       );

 

my_uart_tx        my_uart_tx(       .clk(clk), //发送数据模块
                                       .rst_n(rst_n),
                                       .clk_bps(clk_bps),
                                       .rx_data(rx_data),
                                       .rx_int(rx_int),
                                       .rs232_tx(rs232_tx),
                                       .bps_start(bps_start)
                                       );

 

endmodule