wed.zsf

来自「ALTER FPGA/GPLD设计（初级篇）的源码」· ZSF 代码 · 共 6 行

ZSF
6 行
字号 
D:/Example/Example-b3-1/uart_regs/dev/db/uart_regs.sim.vwf	19947309	20000000	628	47407	0
D:/Example/Example-b3-1/uart_regs/sim/funcsim/uart_regs_pre.vwf	28070	68170	0	0	0
D:/Example/Example-b3-1/uart_regs/sim/funcsim/uart_regs_h.vwf	0	0	0	0	0
../sim/funcsim/uart_regs_pre.vwf	0	20000000	20	1000	0
../sim/funcsim/uart_regs_h.vwf	0	20000000	20	1000	0

wed.zsf - 源码说明

本页面展示了「ALTER FPGA/GPLD设计（初级篇）的源码」中的 wed.zsf 源码文件，采用 ZSF 编程语言编写，共 6 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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