tlc5615.hier_info

TLC5615串行DA的驱动接口,采用verilog编程

|tlc5615
clk => clk~0.IN3
rst => rst~0.IN2
SIN <= tlc5615_1:TLC.port5
SCL <= tlc5615_1:TLC.port6
SNCS <= tlc5615_1:TLC.port7


|tlc5615|ctrl:HH
clk => cter[8].CLK
clk => cter[7].CLK
clk => cter[6].CLK
clk => cter[5].CLK
clk => cter[4].CLK
clk => cter[3].CLK
clk => cter[2].CLK
clk => cter[1].CLK
clk => cter[0].CLK
clk => ncs~reg0.CLK
clk => mem_addr[5]~reg0.CLK
clk => mem_addr[4]~reg0.CLK
clk => mem_addr[3]~reg0.CLK
clk => mem_addr[2]~reg0.CLK
clk => mem_addr[1]~reg0.CLK
clk => mem_addr[0]~reg0.CLK
clk => wr_data[9]~reg0.CLK
clk => wr_data[8]~reg0.CLK
clk => wr_data[7]~reg0.CLK
clk => wr_data[6]~reg0.CLK
clk => wr_data[5]~reg0.CLK
clk => wr_data[4]~reg0.CLK
clk => wr_data[3]~reg0.CLK
clk => wr_data[2]~reg0.CLK
clk => wr_data[1]~reg0.CLK
clk => wr_data[0]~reg0.CLK
rst => cter[8].ACLR
rst => cter[7].ACLR
rst => cter[6].ACLR
rst => cter[5].ACLR
rst => cter[4].ACLR
rst => cter[3].ACLR
rst => cter[2].ACLR
rst => cter[1].ACLR
rst => cter[0].ACLR
rst => ncs~reg0.PRESET
rst => mem_addr[5]~reg0.ACLR
rst => mem_addr[4]~reg0.ACLR
rst => mem_addr[3]~reg0.ACLR
rst => mem_addr[2]~reg0.ACLR
rst => mem_addr[1]~reg0.ACLR
rst => mem_addr[0]~reg0.ACLR
rst => wr_data[9]~reg0.ACLR
rst => wr_data[8]~reg0.ACLR
rst => wr_data[7]~reg0.ACLR
rst => wr_data[6]~reg0.ACLR
rst => wr_data[5]~reg0.ACLR
rst => wr_data[4]~reg0.ACLR
rst => wr_data[3]~reg0.ACLR
rst => wr_data[2]~reg0.ACLR
rst => wr_data[1]~reg0.ACLR
rst => wr_data[0]~reg0.ACLR
ack => ~NO_FANOUT~
wr_data[0] <= wr_data[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
wr_data[1] <= wr_data[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
wr_data[2] <= wr_data[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
wr_data[3] <= wr_data[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
wr_data[4] <= wr_data[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
wr_data[5] <= wr_data[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
wr_data[6] <= wr_data[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
wr_data[7] <= wr_data[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE
wr_data[8] <= wr_data[8]~reg0.DB_MAX_OUTPUT_PORT_TYPE
wr_data[9] <= wr_data[9]~reg0.DB_MAX_OUTPUT_PORT_TYPE
ncs <= ncs~reg0.DB_MAX_OUTPUT_PORT_TYPE
mem_addr[0] <= mem_addr[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
mem_addr[1] <= mem_addr[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
mem_addr[2] <= mem_addr[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
mem_addr[3] <= mem_addr[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
mem_addr[4] <= mem_addr[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
mem_addr[5] <= mem_addr[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
mem_data[0] => wr_data[0]~reg0.DATAIN
mem_data[1] => wr_data[1]~reg0.DATAIN
mem_data[2] => wr_data[2]~reg0.DATAIN
mem_data[3] => wr_data[3]~reg0.DATAIN
mem_data[4] => wr_data[4]~reg0.DATAIN
mem_data[5] => wr_data[5]~reg0.DATAIN
mem_data[6] => wr_data[6]~reg0.DATAIN
mem_data[7] => wr_data[7]~reg0.DATAIN
mem_data[8] => wr_data[8]~reg0.DATAIN
mem_data[9] => wr_data[9]~reg0.DATAIN


|tlc5615|sin_rom:HJ
clk => data[8]~reg0.CLK
clk => data[7]~reg0.CLK
clk => data[6]~reg0.CLK
clk => data[5]~reg0.CLK
clk => data[4]~reg0.CLK
clk => data[3]~reg0.CLK
clk => data[2]~reg0.CLK
clk => data[1]~reg0.CLK
clk => data[0]~reg0.CLK
clk => data[9]~reg0.CLK
addr[0] => rom_4.RADDR
addr[1] => rom_4.RADDR1
addr[2] => rom_4.RADDR2
addr[3] => rom_4.RADDR3
addr[4] => rom_4.RADDR4
addr[5] => rom_4.RADDR5
data[0] <= data[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
data[1] <= data[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
data[2] <= data[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
data[3] <= data[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
data[4] <= data[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
data[5] <= data[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
data[6] <= data[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
data[7] <= data[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE
data[8] <= data[8]~reg0.DB_MAX_OUTPUT_PORT_TYPE
data[9] <= data[9]~reg0.DB_MAX_OUTPUT_PORT_TYPE


|tlc5615|tlc5615_1:TLC
clk => cter[7].CLK
clk => cter[6].CLK
clk => cter[5].CLK
clk => cter[4].CLK
clk => cter[3].CLK
clk => cter[2].CLK
clk => cter[1].CLK
clk => cter[0].CLK
clk => clk250.CLK
clk => clk250_d.CLK
clk => ncs_d.CLK
clk => SCL~reg0.CLK
clk => scl_d.CLK
clk => reg_data[9].CLK
clk => reg_data[8].CLK
clk => reg_data[7].CLK
clk => reg_data[6].CLK
clk => reg_data[5].CLK
clk => reg_data[4].CLK
clk => reg_data[3].CLK
clk => reg_data[2].CLK
clk => reg_data[1].CLK
clk => reg_data[0].CLK
clk => SNCS~reg0.CLK
clk => scounter[3].CLK
clk => scounter[2].CLK
clk => scounter[1].CLK
clk => scounter[0].CLK
clk => SIN~reg0.CLK
clk => ack~reg0.CLK
clk => acter[1].CLK
clk => acter[0].CLK
clk => cter[8].CLK
rst => cter[7].ACLR
rst => cter[6].ACLR
rst => cter[5].ACLR
rst => cter[4].ACLR
rst => cter[3].ACLR
rst => cter[2].ACLR
rst => cter[1].ACLR
rst => cter[0].ACLR
rst => clk250.ACLR
rst => clk250_d.ACLR
rst => ncs_d.PRESET
rst => SCL~reg0.PRESET
rst => scl_d.ACLR
rst => reg_data[9].ACLR
rst => reg_data[8].ACLR
rst => reg_data[7].ACLR
rst => reg_data[6].ACLR
rst => reg_data[5].ACLR
rst => reg_data[4].ACLR
rst => reg_data[3].ACLR
rst => reg_data[2].ACLR
rst => reg_data[1].ACLR
rst => reg_data[0].ACLR
rst => SNCS~reg0.PRESET
rst => scounter[3].ACLR
rst => scounter[2].ACLR
rst => scounter[1].ACLR
rst => scounter[0].ACLR
rst => SIN~reg0.PRESET
rst => ack~reg0.ACLR
rst => acter[1].ACLR
rst => acter[0].ACLR
rst => cter[8].ACLR
wr_data[0] => reg_data~19.DATAB
wr_data[1] => reg_data~18.DATAB
wr_data[2] => reg_data~17.DATAB
wr_data[3] => reg_data~16.DATAB
wr_data[4] => reg_data~15.DATAB
wr_data[5] => reg_data~14.DATAB
wr_data[6] => reg_data~13.DATAB
wr_data[7] => reg_data~12.DATAB
wr_data[8] => reg_data~11.DATAB
wr_data[9] => reg_data~10.DATAB
ncs => ncs_r.IN1
ncs => ncs_d.DATAIN
ncs => ncs_f.IN1
ack <= ack~reg0.DB_MAX_OUTPUT_PORT_TYPE
SIN <= SIN~reg0.DB_MAX_OUTPUT_PORT_TYPE
SCL <= SCL~reg0.DB_MAX_OUTPUT_PORT_TYPE
SNCS <= SNCS~reg0.DB_MAX_OUTPUT_PORT_TYPE