lift.tan.rpt

在QuartusII里用VHDL仿真实现电梯控制器

; Timing Models                                         ; Final              ;      ;    ;             ;
; Default hold multicycle                               ; Same as Multicycle ;      ;    ;             ;
; Cut paths between unrelated clock domains             ; On                 ;      ;    ;             ;
; Cut off read during write signal paths                ; On                 ;      ;    ;             ;
; Cut off feedback from I/O pins                        ; On                 ;      ;    ;             ;
; Report Combined Fast/Slow Timing                      ; Off                ;      ;    ;             ;
; Ignore Clock Settings                                 ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements               ; On                 ;      ;    ;             ;
; Enable Recovery/Removal analysis                      ; Off                ;      ;    ;             ;
; Enable Clock Latency                                  ; Off                ;      ;    ;             ;
; Number of source nodes to report per destination node ; 10                 ;      ;    ;             ;
; Number of destination nodes to report                 ; 10                 ;      ;    ;             ;
; Number of paths to report                             ; 200                ;      ;    ;             ;
; Report Minimum Timing Checks                          ; Off                ;      ;    ;             ;
; Use Fast Timing Models                                ; Off                ;      ;    ;             ;
; Report IO Paths Separately                            ; Off                ;      ;    ;             ;
+-------------------------------------------------------+--------------------+------+----+-------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary                                                                                                                                                             ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk             ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk'                                                                                                                                                                                                                                                                         ;
+-----------------------------------------+-----------------------------------------------------+---------------------------------------+----------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack                                   ; Actual fmax (period)                                ; From                                  ; To                                     ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+---------------------------------------+----------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A                                     ; 77.52 MHz ( period = 12.900 ns )                    ; stoplight[3]~reg0                     ; mylift.state_bit_1                     ; clk        ; clk      ; None                        ; None                      ; 10.500 ns               ;
; N/A                                     ; 77.52 MHz ( period = 12.900 ns )                    ; stoplight[2]~reg0                     ; mylift.state_bit_1                     ; clk        ; clk      ; None                        ; None                      ; 10.500 ns               ;
; N/A                                     ; 77.52 MHz ( period = 12.900 ns )                    ; stoplight[1]~reg0                     ; mylift.state_bit_1                     ; clk        ; clk      ; None                        ; None                      ; 10.500 ns               ;
; N/A                                     ; 78.13 MHz ( period = 12.800 ns )                    ; fdnlight[3]~reg0                      ; mylift.state_bit_1                     ; clk        ; clk      ; None                        ; None                      ; 10.400 ns               ;
; N/A                                     ; 78.13 MHz ( period = 12.800 ns )                    ; fdnlight[2]~reg0                      ; mylift.state_bit_1                     ; clk        ; clk      ; None                        ; None                      ; 10.400 ns               ;
; N/A                                     ; 78.13 MHz ( period = 12.800 ns )                    ; fuplight[2]~reg0                      ; mylift.state_bit_1                     ; clk        ; clk      ; None                        ; None                      ; 10.400 ns               ;
; N/A                                     ; 78.13 MHz ( period = 12.800 ns )                    ; fuplight[1]~reg0                      ; mylift.state_bit_1                     ; clk        ; clk      ; None                        ; None                      ; 10.400 ns               ;
; N/A                                     ; 80.00 MHz ( period = 12.500 ns )                    ; position[0]                           ; stoplight[3]~reg0                      ; clk        ; clk      ; None                        ; None                      ; 10.100 ns               ;
; N/A                                     ; 80.00 MHz ( period = 12.500 ns )                    ; position[1]                           ; stoplight[3]~reg0                      ; clk        ; clk      ; None                        ; None                      ; 10.100 ns               ;
; N/A                                     ; 80.00 MHz ( period = 12.500 ns )                    ; position[0]                           ; stoplight[2]~reg0                      ; clk        ; clk      ; None                        ; None                      ; 10.100 ns               ;
; N/A                                     ; 80.00 MHz ( period = 12.500 ns )                    ; position[1]                           ; stoplight[2]~reg0                      ; clk        ; clk      ; None                        ; None                      ; 10.100 ns               ;
; N/A                                     ; 80.65 MHz ( period = 12.400 ns )                    ; stoplight[3]~reg0                     ; udsig                                  ; clk        ; clk      ; None                        ; None                      ; 10.000 ns               ;
; N/A                                     ; 80.65 MHz ( period = 12.400 ns )                    ; stoplight[2]~reg0                     ; udsig                                  ; clk        ; clk      ; None                        ; None                      ; 10.000 ns               ;
; N/A                                     ; 80.65 MHz ( period = 12.400 ns )                    ; stoplight[1]~reg0                     ; udsig                                  ; clk        ; clk      ; None                        ; None                      ; 10.000 ns               ;
; N/A                                     ; 81.30 MHz ( period = 12.300 ns )                    ; cleardn                               ; stoplight[3]~reg0                      ; clk        ; clk      ; None                        ; None                      ; 9.900 ns                ;
; N/A                                     ; 81.30 MHz ( period = 12.300 ns )                    ; clearup                               ; stoplight[3]~reg0                      ; clk        ; clk      ; None                        ; None                      ; 9.900 ns                ;
; N/A                                     ; 81.30 MHz ( period = 12.300 ns )                    ; cleardn                               ; stoplight[2]~reg0                      ; clk        ; clk      ; None                        ; None                      ; 9.900 ns                ;
; N/A                                     ; 81.30 MHz ( period = 12.300 ns )                    ; clearup                               ; stoplight[2]~reg0                      ; clk        ; clk      ; None                        ; None                      ; 9.900 ns                ;
; N/A                                     ; 81.30 MHz ( period = 12.300 ns )                    ; fdnlight[3]~reg0                      ; udsig                                  ; clk        ; clk      ; None                        ; None                      ; 9.900 ns                ;
; N/A                                     ; 81.30 MHz ( period = 12.300 ns )                    ; fdnlight[2]~reg0                      ; udsig                                  ; clk        ; clk      ; None                        ; None                      ; 9.900 ns                ;
; N/A                                     ; 81.30 MHz ( period = 12.300 ns )                    ; fuplight[2]~reg0                      ; udsig                                  ; clk        ; clk      ; None                        ; None                      ; 9.900 ns                ;
; N/A                                     ; 81.30 MHz ( period = 12.300 ns )                    ; fuplight[1]~reg0                      ; udsig                                  ; clk        ; clk      ; None                        ; None                      ; 9.900 ns                ;
; N/A                                     ; 84.75 MHz ( period = 11.800 ns )                    ; stoplight[3]~reg0                     ; mylift.state_bit_3                     ; clk        ; clk      ; None                        ; None                      ; 9.400 ns                ;
; N/A                                     ; 84.75 MHz ( period = 11.800 ns )                    ; stoplight[2]~reg0                     ; mylift.state_bit_3                     ; clk        ; clk      ; None                        ; None                      ; 9.400 ns                ;
; N/A                                     ; 84.75 MHz ( period = 11.800 ns )                    ; stoplight[1]~reg0                     ; mylift.state_bit_3                     ; clk        ; clk      ; None                        ; None                      ; 9.400 ns                ;