📄 sel.vhd
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-------------产生数码管的片选信号
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
---------------------
entity sel is
port(clk:in std_logic;
q:out std_logic_vector(2 downto 0));
end sel;
-----------------------------
architecture sel_arc of sel is
begin
process(clk)
variable cnt:std_logic_vector(2 downto 0);
begin
if clk'event and clk='1'then ---在每次时钟的上升沿,位选信号自增1
cnt:=cnt+1; -----实现数码管0—7的选择
end if;
q<=cnt;
end process;
end sel_arc;
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