📄 aab.vhd
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----秒表的启停是通过控制送给计数器的时钟来实现的,当按下启停键后,输出端Q的状态发生反转。
----Q为‘1'时,时钟可通过与门,秒表计时;Q为‘0'时,时钟被屏蔽,计数器得不到时钟,停止计数
library ieee;
use ieee.std_logic_1164.all;
---------------------------------
entity aab is
port(a,clk,clr:in std_logic;
q:out std_logic);
end aab;
---------------------------------
architecture aab_arc of aab is
begin
process(clk)
variable tmp:std_logic;
begin
if clr='0'then tmp:='0'; ---清零,封锁与门
elsif clk'event and clk='1'then
if a='1'then ---当检测到脉冲时
tmp:=not tmp; ---输出低电平,封锁与门
end if;
end if;
q<=tmp;
end process;
end aab_arc;
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