📄 bai.vhd
字号:
-----100进制计数器模块 输出值为 0.01s和0.1s
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
---------------------------------
entity bai is
port( clr ,clk: in std_logic;
bai1,bai0:out std_logic_vector(3 downto 0);
c0: out std_logic);
end bai;
-------------------------------------
architecture bai_arc of bai is
begin
process(clk, clr)
variable cnt0,cnt1:std_logic_vector(3 downto 0);
begin
if clr ='0'then ---清零信号为低电平时,显示清零
cnt0:="0000";
cnt1:="0000";
elsif clk'event and clk='1' then ---在时钟的上升沿
if cnt0 ="1000"and cnt1 ="1001"then ---开始98
cnt0:="1001"; ----变为99
c0<='1'; ---同时产生进位信号
elsif cnt0 <"1001" then ---低位小于9时,自增1
cnt0:=cnt0+1; ---不产生进位
else cnt0:="0000"; ---进位
if cnt1 <"1001" then ---高位小于9时,
cnt1:=cnt1+1; ---自增1
else
cnt1:="0000"; ---高位为9 ,进位后变为0
c0<='0'; ---进位信号恢复低电平
end if;
end if;
end if;
bai1<=cnt1;
bai0<=cnt0;
end process;
end bai_arc;
⌨️ 快捷键说明
复制代码
Ctrl + C
搜索代码
Ctrl + F
全屏模式
F11
切换主题
Ctrl + Shift + D
显示快捷键
?
增大字号
Ctrl + =
减小字号
Ctrl + -