cnt4.v

来自「设计带进位算术逻辑运算单元」· Verilog 代码 · 共 12 行

module cnt4(clk,q);
input		clk;
output[3:0] q;
reg[3:0]    q;
initial begin q=0;end

always@(clk)
begin
  if(q==15)q=0;
  else q=q+1;
end
endmodule