par_to_ser.hier_info

一个并行转串行的verilog源程序,可以讲12位并行数据转换为一个串行数据

|par_to_ser
clk => dp~reg0.CLK
clk => counter[3].CLK
clk => counter[2].CLK
clk => counter[1].CLK
clk => counter[0].CLK
clk => dst[11].CLK
clk => dst[10].CLK
clk => dst[9].CLK
clk => dst[8].CLK
clk => dst[7].CLK
clk => dst[6].CLK
clk => dst[5].CLK
clk => dst[4].CLK
clk => dst[3].CLK
clk => dst[2].CLK
clk => dst[1].CLK
clk => dst[0].CLK
rst => dp~reg0.ACLR
rst => dst[0].ENA
rst => counter[3].ENA
rst => counter[2].ENA
rst => counter[1].ENA
rst => counter[0].ENA
rst => dst[11].ENA
rst => dst[10].ENA
rst => dst[9].ENA
rst => dst[8].ENA
rst => dst[7].ENA
rst => dst[6].ENA
rst => dst[5].ENA
rst => dst[4].ENA
rst => dst[3].ENA
rst => dst[2].ENA
rst => dst[1].ENA
ds[0] => dst~11.DATAA
ds[1] => dst~10.DATAA
ds[2] => dst~9.DATAA
ds[3] => dst~8.DATAA
ds[4] => dst~7.DATAA
ds[5] => dst~6.DATAA
ds[6] => dst~5.DATAA
ds[7] => dst~4.DATAA
ds[8] => dst~3.DATAA
ds[9] => dst~2.DATAA
ds[10] => dst~1.DATAA
ds[11] => dst~0.DATAA
dp <= dp~reg0.DB_MAX_OUTPUT_PORT_TYPE