par_to_ser.v

来自「一个并行转串行的verilog源程序,可以讲12位并行数据转换为一个串行数据」· Verilog 代码 · 共 26 行

module par_to_ser(clk,rst,ds,dp);
input [11:0]ds;
output dp;
input clk,rst;

reg [11:0]dst;
reg  dp;
reg [3:0]counter;

always @(posedge clk or negedge rst)
 if(!rst)
 //begin
  dp<=1'b0;
 // end
 else
   begin
   counter<=4'b0;
   dst<=ds;
   if(counter<=11)
    begin
    dp<=dst[11];
    dst<={dst[10:0],1'b0};
    counter<=counter+1;
    end
   end
endmodule