par_to_ser.fit.rpt

一个并行转串行的verilog源程序,可以讲12位并行数据转换为一个串行数据

; 45    ; VCC_IO     ;              ;
; 46    ; GND*       ;              ;
; 47    ; GND*       ;              ;
; 48    ; ds[6]      ; TTL          ;
; 49    ; ds[5]      ; TTL          ;
; 50    ; GND_IO     ;              ;
; 51    ; GND*       ;              ;
; 52    ; VCC_INT    ;              ;
; 53    ; VCC_INT    ;              ;
; 54    ; ds[10]     ; TTL          ;
; 55    ; clk        ; TTL          ;
; 56    ; ds[9]      ; TTL          ;
; 57    ; GND_INT    ;              ;
; 58    ; GND_INT    ;              ;
; 59    ; GND*       ;              ;
; 60    ; GND*       ;              ;
; 61    ; VCC_IO     ;              ;
; 62    ; GND*       ;              ;
; 63    ; GND*       ;              ;
; 64    ; GND*       ;              ;
; 65    ; GND*       ;              ;
; 66    ; GND_IO     ;              ;
; 67    ; GND*       ;              ;
; 68    ; GND*       ;              ;
; 69    ; GND*       ;              ;
; 70    ; GND*       ;              ;
; 71    ; VCC_IO     ;              ;
; 72    ; GND*       ;              ;
; 73    ; GND*       ;              ;
; 74    ; ^nCONFIG   ;              ;
; 75    ; VCC_INT    ;              ;
; 76    ; ^MSEL1     ;              ;
; 77    ; ^MSEL0     ;              ;
; 78    ; GND*       ;              ;
; 79    ; GND*       ;              ;
; 80    ; GND*       ;              ;
; 81    ; GND*       ;              ;
; 82    ; GND*       ;              ;
; 83    ; GND*       ;              ;
; 84    ; GND_INT    ;              ;
; 85    ; GND_IO     ;              ;
; 86    ; GND*       ;              ;
; 87    ; GND*       ;              ;
; 88    ; GND*       ;              ;
; 89    ; GND*       ;              ;
; 90    ; GND*       ;              ;
; 91    ; GND*       ;              ;
; 92    ; GND*       ;              ;
; 93    ; VCC_INT    ;              ;
; 94    ; VCC_IO     ;              ;
; 95    ; ds[2]      ; TTL          ;
; 96    ; ds[0]      ; TTL          ;
; 97    ; ds[7]      ; TTL          ;
; 98    ; ds[4]      ; TTL          ;
; 99    ; ds[3]      ; TTL          ;
; 100   ; GND*       ;              ;
; 101   ; GND*       ;              ;
; 102   ; GND*       ;              ;
; 103   ; GND_INT    ;              ;
; 104   ; GND_IO     ;              ;
; 105   ; #TDI       ;              ;
; 106   ; ^nCE       ;              ;
; 107   ; ^DCLK      ;              ;
; 108   ; ^DATA0     ;              ;
; 109   ; GND*       ;              ;
; 110   ; GND*       ;              ;
; 111   ; GND*       ;              ;
; 112   ; GND*       ;              ;
; 113   ; GND*       ;              ;
; 114   ; GND*       ;              ;
; 115   ; VCC_IO     ;              ;
; 116   ; GND*       ;              ;
; 117   ; GND*       ;              ;
; 118   ; GND*       ;              ;
; 119   ; GND*       ;              ;
; 120   ; GND*       ;              ;
; 121   ; GND*       ;              ;
; 122   ; GND*       ;              ;
; 123   ; VCC_INT    ;              ;
; 124   ; ds[11]     ; TTL          ;
; 125   ; ds[8]      ; TTL          ;
; 126   ; rst        ; TTL          ;
; 127   ; GND_INT    ;              ;
; 128   ; GND*       ;              ;
; 129   ; GND_IO     ;              ;
; 130   ; GND*       ;              ;
; 131   ; GND*       ;              ;
; 132   ; GND*       ;              ;
; 133   ; GND*       ;              ;
; 134   ; VCC_IO     ;              ;
; 135   ; GND*       ;              ;
; 136   ; GND*       ;              ;
; 137   ; GND*       ;              ;
; 138   ; GND*       ;              ;
; 139   ; GND_IO     ;              ;
; 140   ; GND*       ;              ;
; 141   ; GND*       ;              ;
; 142   ; GND*       ;              ;
; 143   ; GND*       ;              ;
; 144   ; GND*       ;              ;
+-------+------------+--------------+


+-----------------------------------------------------------------------+
; Control Signals                                                       ;
+------+---------+---------+-----------------------------+--------------+
; Name ; Pin #   ; Fan-Out ; Usage                       ; Global Usage ;
+------+---------+---------+-----------------------------+--------------+
; clk  ; 55      ; 17      ; Clock                       ; Pin          ;
; rst  ; 126     ; 18      ; Async. clear / Clock enable ; Pin          ;
; dp~1 ; LC3_B13 ; 1       ; Clock enable                ; Non-global   ;
+------+---------+---------+-----------------------------+--------------+


+-----------------------------------+
; Global & Other Fast Signals       ;
+--------+-------+---------+--------+
; Name   ; Pin # ; Fan-Out ; Global ;
+--------+-------+---------+--------+
; clk    ; 55    ; 17      ; yes    ;
; ds[11] ; 124   ; 1       ; no     ;
; rst    ; 126   ; 18      ; yes    ;
; ds[10] ; 54    ; 1       ; no     ;
; ds[9]  ; 56    ; 1       ; no     ;
; ds[8]  ; 125   ; 1       ; no     ;
+--------+-------+---------+--------+


+---------------------------------------------+
; Carry Chains                                ;
+--------------------+------------------------+
; Carry Chain Length ; Number of Carry Chains ;
+--------------------+------------------------+
; 0                  ; 0                      ;
; 1                  ; 0                      ;
; 2                  ; 0                      ;
; 3                  ; 0                      ;
; 4                  ; 1                      ;
+--------------------+------------------------+


+-----------------------------------------------------------------------------------------+
; Non-Global High Fan-Out Signals                                                         ;
+-------------------------------------------------------------------------------+---------+
; Name                                                                          ; Fan-Out ;
+-------------------------------------------------------------------------------+---------+
; LessThan0~31                                                                  ; 12      ;
; lpm_counter:counter_rtl_0|alt_counter_f10ke:wysi_counter|counter_cell[2]~COUT ; 4       ;
; lpm_counter:counter_rtl_0|alt_counter_f10ke:wysi_counter|counter_cell[3]~6    ; 4       ;
; lpm_counter:counter_rtl_0|alt_counter_f10ke:wysi_counter|q[3]~0               ; 3       ;
; dst[10]~466                                                                   ; 1       ;
; lpm_counter:counter_rtl_0|alt_counter_f10ke:wysi_counter|counter_cell[0]~COUT ; 1       ;
; dst[4]~472                                                                    ; 1       ;
; ds[1]                                                                         ; 1       ;
; ds[2]                                                                         ; 1       ;
; ds[3]                                                                         ; 1       ;
; ds[4]                                                                         ; 1       ;
; ds[5]                                                                         ; 1       ;
; ds[6]                                                                         ; 1       ;
; ds[0]                                                                         ; 1       ;
; ds[8]                                                                         ; 1       ;
; ds[9]                                                                         ; 1       ;
; ds[10]                                                                        ; 1       ;
; dp~3                                                                          ; 1       ;
; ds[11]                                                                        ; 1       ;
; dst[2]~474                                                                    ; 1       ;
; dst[5]~471                                                                    ; 1       ;
; dst[3]~473                                                                    ; 1       ;
; dst[6]~470                                                                    ; 1       ;
; dst[7]~469                                                                    ; 1       ;
; ds[7]                                                                         ; 1       ;
; dst[9]~467                                                                    ; 1       ;
; dst[0]~476                                                                    ; 1       ;
; lpm_counter:counter_rtl_0|alt_counter_f10ke:wysi_counter|counter_cell[1]~COUT ; 1       ;
; dst[1]~475                                                                    ; 1       ;
; dst[8]~468                                                                    ; 1       ;
; dp~2                                                                          ; 1       ;
; dst[11]~465                                                                   ; 1       ;
+-------------------------------------------------------------------------------+---------+


+-------------------------------------------+
; LAB                                       ;
+--------------------------+----------------+
; Number of Logic Elements ; Number of LABs ;
+--------------------------+----------------+
; 0                        ; 141            ;
; 1                        ; 0              ;
; 2                        ; 0              ;
; 3                        ; 0              ;
; 4                        ; 1              ;
; 5                        ; 0              ;
; 6                        ; 0              ;
; 7                        ; 0              ;
; 8                        ; 2              ;