📄 clk.sim.rpt
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; |clk|fen60:u3|lpm_add_sub:Add1|addcore:adder|unreg_res_node[2]~2 ; |clk|fen60:u3|lpm_add_sub:Add1|addcore:adder|unreg_res_node[2]~2 ; out0 ;
; |clk|fen60:u3|lpm_add_sub:Add1|addcore:adder|unreg_res_node[1]~3 ; |clk|fen60:u3|lpm_add_sub:Add1|addcore:adder|unreg_res_node[1]~3 ; out0 ;
; |clk|fen60:u3|lpm_add_sub:Add1|addcore:adder|unreg_res_node[3] ; |clk|fen60:u3|lpm_add_sub:Add1|addcore:adder|unreg_res_node[3] ; out0 ;
; |clk|fen60:u3|lpm_add_sub:Add1|addcore:adder|unreg_res_node[2] ; |clk|fen60:u3|lpm_add_sub:Add1|addcore:adder|unreg_res_node[2] ; out0 ;
; |clk|fen60:u3|lpm_add_sub:Add1|addcore:adder|unreg_res_node[1] ; |clk|fen60:u3|lpm_add_sub:Add1|addcore:adder|unreg_res_node[1] ; out0 ;
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; |clk|fen60:u3|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[2] ; |clk|fen60:u3|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[2] ; cout ;
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; |clk|fen60:u3|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[1] ; |clk|fen60:u3|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[1] ; cout ;
; |clk|fen60:u3|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[1] ; |clk|fen60:u3|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cs_buffer[1] ; sout ;
; |clk|fen60:u3|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[0] ; |clk|fen60:u3|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[0] ; cout ;
; |clk|fen60:u3|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[0] ; |clk|fen60:u3|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cs_buffer[0] ; sout ;
+------------------------------------------------------------------------------+-----------------------------------------------------------------------------------+------------------+
The following table displays output ports that do not toggle to 1 during simulation.
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Missing 1-Value Coverage ;
+------------------------------------------------------------------------------+-----------------------------------------------------------------------------------+------------------+
; Node Name ; Output Port Name ; Output Port Type ;
+------------------------------------------------------------------------------+-----------------------------------------------------------------------------------+------------------+
; |clk|seg2[3] ; |clk|seg2[3] ; pin_out ;
; |clk|seg4[1] ; |clk|seg4[1] ; pin_out ;
; |clk|seg4[2] ; |clk|seg4[2] ; pin_out ;
; |clk|seg4[3] ; |clk|seg4[3] ; pin_out ;
; |clk|seg5[0] ; |clk|seg5[0] ; pin_out ;
; |clk|seg5[1] ; |clk|seg5[1] ; pin_out ;
; |clk|seg5[2] ; |clk|seg5[2] ; pin_out ;
; |clk|seg5[3] ; |clk|seg5[3] ; pin_out ;
; |clk|seg6[0] ; |clk|seg6[0] ; pin_out ;
; |clk|seg6[1] ; |clk|seg6[1] ; pin_out ;
; |clk|seg6[2] ; |clk|seg6[2] ; pin_out ;
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