sync.hier_info

基于FPGA编写的VHDL语言

|sync
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clk => temp[2].CLK
clk => temp[1].CLK
clk => temp[0].CLK
clk => addr_s[3]~reg0.CLK
clk => addr_s[2]~reg0.CLK
clk => addr_s[1]~reg0.CLK
clk => addr_s[0]~reg0.CLK
addr_a[0] => temp[0].DATAIN
addr_a[1] => temp[1].DATAIN
addr_a[2] => temp[2].DATAIN
addr_a[3] => temp[3].DATAIN
addr_s[0] <= addr_s[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
addr_s[1] <= addr_s[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
addr_s[2] <= addr_s[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
addr_s[3] <= addr_s[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE