traffic.tan.rpt

来自「VHDL 学习很好的一个例程」· RPT 代码 · 共 424 行 · 第 1/5 页

; N/A   ; None         ; 20.202 ns  ; second[2]  ; dataout[2] ; clk        ;
; N/A   ; None         ; 20.190 ns  ; second[2]  ; dataout[1] ; clk        ;
; N/A   ; None         ; 20.187 ns  ; second[2]  ; dataout[3] ; clk        ;
; N/A   ; None         ; 20.119 ns  ; first[3]   ; dataout[5] ; clk        ;
; N/A   ; None         ; 20.109 ns  ; second[3]  ; dataout[5] ; clk        ;
; N/A   ; None         ; 20.104 ns  ; second[2]  ; dataout[6] ; clk        ;
; N/A   ; None         ; 20.094 ns  ; first[3]   ; dataout[4] ; clk        ;
; N/A   ; None         ; 20.084 ns  ; second[3]  ; dataout[4] ; clk        ;
; N/A   ; None         ; 20.049 ns  ; second[0]  ; dataout[2] ; clk        ;
; N/A   ; None         ; 20.047 ns  ; first[0]   ; dataout[2] ; clk        ;
; N/A   ; None         ; 19.988 ns  ; second[1]  ; dataout[3] ; clk        ;
; N/A   ; None         ; 19.981 ns  ; second[1]  ; dataout[1] ; clk        ;
; N/A   ; None         ; 19.954 ns  ; en_xhdl[1] ; dataout[1] ; clk        ;
; N/A   ; None         ; 19.951 ns  ; en_xhdl[1] ; dataout[3] ; clk        ;
; N/A   ; None         ; 19.830 ns  ; first[2]   ; dataout[2] ; clk        ;
; N/A   ; None         ; 19.818 ns  ; first[2]   ; dataout[1] ; clk        ;
; N/A   ; None         ; 19.815 ns  ; first[2]   ; dataout[3] ; clk        ;
; N/A   ; None         ; 19.732 ns  ; first[2]   ; dataout[6] ; clk        ;
; N/A   ; None         ; 19.559 ns  ; first[3]   ; dataout[2] ; clk        ;
; N/A   ; None         ; 19.549 ns  ; second[3]  ; dataout[2] ; clk        ;
; N/A   ; None         ; 19.510 ns  ; first[1]   ; dataout[3] ; clk        ;
; N/A   ; None         ; 19.503 ns  ; first[1]   ; dataout[1] ; clk        ;
; N/A   ; None         ; 19.363 ns  ; second[0]  ; dataout[3] ; clk        ;
; N/A   ; None         ; 19.361 ns  ; first[0]   ; dataout[3] ; clk        ;
; N/A   ; None         ; 19.355 ns  ; second[0]  ; dataout[1] ; clk        ;
; N/A   ; None         ; 19.353 ns  ; first[0]   ; dataout[1] ; clk        ;
; N/A   ; None         ; 19.160 ns  ; first[3]   ; dataout[3] ; clk        ;
; N/A   ; None         ; 19.157 ns  ; first[3]   ; dataout[1] ; clk        ;
; N/A   ; None         ; 19.150 ns  ; second[3]  ; dataout[3] ; clk        ;
; N/A   ; None         ; 19.147 ns  ; second[3]  ; dataout[1] ; clk        ;
; N/A   ; None         ; 19.100 ns  ; state[1]   ; lightR[3]  ; clk        ;
; N/A   ; None         ; 19.089 ns  ; state[1]   ; lightG[3]  ; clk        ;
; N/A   ; None         ; 19.089 ns  ; state[1]   ; lightG[2]  ; clk        ;
; N/A   ; None         ; 19.070 ns  ; state[1]   ; lightG[1]  ; clk        ;
; N/A   ; None         ; 18.969 ns  ; state[1]   ; lightR[2]  ; clk        ;
; N/A   ; None         ; 18.969 ns  ; state[1]   ; lightR[1]  ; clk        ;
; N/A   ; None         ; 18.969 ns  ; state[1]   ; lightR[0]  ; clk        ;
; N/A   ; None         ; 18.958 ns  ; state[0]   ; lightR[3]  ; clk        ;
; N/A   ; None         ; 18.948 ns  ; state[0]   ; lightG[3]  ; clk        ;
; N/A   ; None         ; 18.948 ns  ; state[0]   ; lightG[2]  ; clk        ;
; N/A   ; None         ; 18.929 ns  ; state[0]   ; lightG[1]  ; clk        ;
; N/A   ; None         ; 18.827 ns  ; state[0]   ; lightR[2]  ; clk        ;
; N/A   ; None         ; 18.827 ns  ; state[0]   ; lightR[1]  ; clk        ;
; N/A   ; None         ; 18.827 ns  ; state[0]   ; lightR[0]  ; clk        ;
; N/A   ; None         ; 18.594 ns  ; state[1]   ; lightY[3]  ; clk        ;
; N/A   ; None         ; 18.585 ns  ; state[1]   ; lightY[2]  ; clk        ;
; N/A   ; None         ; 18.585 ns  ; state[1]   ; lightY[1]  ; clk        ;
; N/A   ; None         ; 18.585 ns  ; state[1]   ; lightY[0]  ; clk        ;
; N/A   ; None         ; 18.481 ns  ; state[1]   ; lightG[0]  ; clk        ;
; N/A   ; None         ; 18.452 ns  ; state[0]   ; lightY[3]  ; clk        ;
; N/A   ; None         ; 18.443 ns  ; state[0]   ; lightY[2]  ; clk        ;
; N/A   ; None         ; 18.443 ns  ; state[0]   ; lightY[1]  ; clk        ;
; N/A   ; None         ; 18.443 ns  ; state[0]   ; lightY[0]  ; clk        ;
; N/A   ; None         ; 18.340 ns  ; state[0]   ; lightG[0]  ; clk        ;
; N/A   ; None         ; 18.103 ns  ; en_xhdl[1] ; en[1]      ; clk        ;
; N/A   ; None         ; 17.278 ns  ; en_xhdl[0] ; en[0]      ; clk        ;
+-------+--------------+------------+------------+------------+------------+


+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Classic Timing Analyzer
    Info: Version 8.0 Build 215 05/29/2008 SJ Full Version
    Info: Processing started: Mon Apr 20 17:25:51 2009
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off traffic -c traffic
Info: Started post-fitting delay annotation
Info: Delay annotation completed successfully
Warning: Found pins functioning as undefined clocks and/or memory enables
    Info: Assuming node "clk" is an undefined clock
Warning: Found 2 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew
    Info: Detected ripple clock "div_cnt[15]" as buffer
    Info: Detected ripple clock "div_cnt[24]" as buffer
Info: Clock "clk" has Internal fmax of 129.53 MHz between source register "first[0]" and destination register "first[0]" (period= 7.72 ns)
    Info: + Longest register to register delay is 7.011 ns
        Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC_X8_Y10_N5; Fanout = 7; REG Node = 'first[0]'
        Info: 2: + IC(2.084 ns) + CELL(0.200 ns) = 2.284 ns; Loc. = LC_X8_Y10_N3; Fanout = 6; COMB Node = 'Equal0~31'
        Info: 3: + IC(0.728 ns) + CELL(0.914 ns) = 3.926 ns; Loc. = LC_X8_Y10_N4; Fanout = 4; COMB Node = 'first[3]~377'
        Info: 4: + IC(1.177 ns) + CELL(1.908 ns) = 7.011 ns; Loc. = LC_X8_Y10_N5; Fanout = 7; REG Node = 'first[0]'
        Info: Total cell delay = 3.022 ns ( 43.10 % )
        Info: Total interconnect delay = 3.989 ns ( 56.90 % )
    Info: - Smallest clock skew is 0.000 ns