myrom.v.bak

来自「FPGA的集成开发环境ISE中课仿真的Verilog代码集锦」· BAK 代码 · 共 28 行

`timescale 1ns/10ps
module myrom(read_data,addr,read_en_);
input read_en_;
input[3:0]addr;
output [3:0]read_data;

reg [3:0]read_data;
reg[3:0]mem[0:15];

initial 
 $readmemb("my_rom_data",mem);
always@(addr or read_en)
   if(!read_en_)
      read_data=mem[addr];
endmodule