clk_gen.v.bak

来自「FPGA的集成开发环境ISE中课仿真的Verilog代码集锦」· BAK 代码 · 共 26 行

module clk_gen(clk);
output clk;
reg clk;
`include"./common.txt"
initial begin
   while($time<sim_end)
   begin
     clk=initial_clock;
     #(period/2)clk=!initial_clock;
     #(period/2);
   end
   $finish;
end
endmodule