dabdataout.v

来自「一种基于LUT的预失真方法。其中的一部分」· Verilog 代码 · 共 28 行

module DABDataOut(Clk,Rest,DataOut);
	input Clk;
	input Rest;
	output[31:0] DataOut;
//	reg[31:0] DataOut;
	reg[10:0] Count;
	wire[31:0]	DataOutT;
	wire[15:0]	DataOutI,DataOutQ;
//	assign DataOutI=((DataOutT[31:29]==3'b111)||(DataOutT[31:29]==3'b000))?({DataOutT[29:16],1'b0,1'b0}):((DataOutT[31]==1)?(16'h8000):(16'h7fff));
//	assign DataOutI=((DataOutT[31:29]==3'b111)||(DataOutT[31:29]==3'b000))?({DataOutT[30:16],1'b0}):((DataOutT[31]==1)?(16'h8000):(16'h7fff));

//	assign DataOutQ=((DataOutT[15:13]==3'b111)||(DataOutT[15:13]==3'b000))?({DataOutT[13:0],1'b0,1'b0}):((DataOutT[15]==1)?(16'h8000):(16'h7fff));
//	assign DataOutQ=((DataOutT[15:13]==3'b111)||(DataOutT[15:13]==3'b000))?({DataOutT[14:0],1'b0}):((DataOutT[15]==1)?(16'h8000):(16'h7fff));

//	assign DataOut={DataOutI,DataOutQ};
	assign DataOut=DataOutT;
	always	@(posedge Clk or posedge Rest) begin
		if(Rest)begin
			Count<=0;
//			DataOut<=0;
		end
		else
			Count<=Count+1;
//			if(Count==2048)
//				Count = 0;
	end
	ROMDataTable TabZS(.Clk(Clk),.Address(Count),.Data(DataOutT));
endmodule