datarom.v

来自「一种基于LUT的预失真方法。其中的一部分」· Verilog 代码 · 共 20 行

module datarom(clk,RstN,DIN);

input 	clk,RstN;//reset effectiv low
output	[31:0] DIN; //[31:16] I  [15:0] Q
//wire	[29:0] DINreg;
reg		[10:0] add;	

always@(posedge clk or negedge RstN)
	if(!RstN)
		add <= 0;
	else
		add <= add + 11'b1;
	
//OFDMrom_center_zero myrom(.clk(clk),.add(add),.DIN(DIN));	
//OFDMrom myrom(.clk(clk),.add(add),.DIN(DINreg));
//assign	DIN = {DINreg[29],DINreg[29:15],DINreg[14],DINreg[14:0]};	
OFDMrom_center_167 myrom(.clk(clk),.add(add),.DIN(DIN));	
endmodule