ripple.v

来自「Source codes for verilog fifo for sparta」· Verilog 代码 · 共 51 行

`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date:    17:10:31 01/21/2009 
// Design Name: 
// Module Name:    ripple 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
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module ripple(clk,reset,Q);
	input clk, reset;
	output [3:0] Q;
	reg [3:0] Q;
	
	wire [3:0] p;
	
	//always @ ( Q) begin
	
	
	//end
	
	dff d1(p[0],clk,reset,Q[0]);
	dff d2(p[1],Q[0],reset,Q[1]);
	dff d3(p[2],Q[1],reset,Q[2]);
	dff d4(p[3],Q[2],reset,Q[3]);
	
	not(p[0], Q[0]);	
	not(p[1], Q[1]);	
	not(p[2], Q[2]);	
	not(p[3], Q[3]);	
//	always @ (Q[0],Q[1],Q[2],Q[3]) begin
////	Q[0] = !Q[0];
////	Q[1] = !Q[1];
////	Q[2] = !Q[2];
////	Q[3] = !Q[3];
//	end
//	
	
endmodule