reset.v

来自「pci pci转local bus总线的应用」· Verilog 代码 · 共 26 行

//Reset

module reset (
//	rst_in_n,
	rst_from_cpu_n,
	reset_n,
	rst_out_n,
	rst_out_reg_n);
//	wdo


//	input rst_in_n;
	input rst_from_cpu_n;
	output reset_n;
	output [31:0] rst_out_n;
	input [31:0] rst_out_reg_n;
//	input wdo;


	assign reset_n = rst_from_cpu_n ;//& rst_in_n ;

	assign rst_out_n[31:0] = (reset_n) ? rst_out_reg_n[31:1] : 31'b0;

//	assign rst_out_n[0] = (rst_in_n) ? wdo : 1'b0;

endmodule