rei2c.fit.rpt

用VHDL编写的quartusii平台上的串行EEPROM配置读取的程序。

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; Control Signals                                                                                               ;
+------------------+---------------+---------+---------------+--------+----------------------+------------------+
; Name             ; Location      ; Fan-Out ; Usage         ; Global ; Global Resource Used ; Global Line Name ;
+------------------+---------------+---------+---------------+--------+----------------------+------------------+
; clk              ; PIN_29        ; 54      ; Clock         ; yes    ; Global clock         ; GCLK3            ;
; count[0]         ; LC_X24_Y17_N7 ; 19      ; Clock enable  ; no     ; --                   ; --               ;
; data[0]~7        ; LC_X25_Y17_N4 ; 1       ; Clock enable  ; no     ; --                   ; --               ;
; data[1]~6        ; LC_X25_Y20_N2 ; 1       ; Clock enable  ; no     ; --                   ; --               ;
; data[2]~5        ; LC_X25_Y20_N5 ; 1       ; Clock enable  ; no     ; --                   ; --               ;
; data[3]~4        ; LC_X25_Y20_N0 ; 1       ; Clock enable  ; no     ; --                   ; --               ;
; data[4]~3        ; LC_X24_Y20_N9 ; 1       ; Clock enable  ; no     ; --                   ; --               ;
; data[5]~2        ; LC_X25_Y20_N9 ; 1       ; Clock enable  ; no     ; --                   ; --               ;
; data[6]~1        ; LC_X24_Y20_N2 ; 1       ; Clock enable  ; no     ; --                   ; --               ;
; data[7]~0        ; LC_X25_Y20_N1 ; 1       ; Clock enable  ; no     ; --                   ; --               ;
; datacount[2]~172 ; LC_X25_Y20_N7 ; 1       ; Clock enable  ; no     ; --                   ; --               ;
; datacount[3]~173 ; LC_X24_Y17_N3 ; 4       ; Clock enable  ; no     ; --                   ; --               ;
; dout[0]~91       ; LC_X24_Y17_N0 ; 8       ; Clock enable  ; no     ; --                   ; --               ;
; i[14]~347        ; LC_X24_Y19_N2 ; 15      ; Clock enable  ; no     ; --                   ; --               ;
; oe~21            ; LC_X26_Y17_N4 ; 1       ; Clock enable  ; no     ; --                   ; --               ;
; process1~105     ; LC_X24_Y17_N2 ; 2       ; Clock enable  ; no     ; --                   ; --               ;
; process1~3       ; LC_X24_Y17_N9 ; 1       ; Output enable ; no     ; --                   ; --               ;
; reset            ; PIN_28        ; 48      ; Async. clear  ; yes    ; Global clock         ; GCLK2            ;
; state~3715       ; LC_X25_Y17_N1 ; 2       ; Clock enable  ; no     ; --                   ; --               ;
; state~3720       ; LC_X25_Y18_N6 ; 4       ; Clock enable  ; no     ; --                   ; --               ;
+------------------+---------------+---------+---------------+--------+----------------------+------------------+


+----------------------------------------------------------------------+
; Global & Other Fast Signals                                          ;
+-------+----------+---------+----------------------+------------------+
; Name  ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+-------+----------+---------+----------------------+------------------+
; clk   ; PIN_29   ; 54      ; Global clock         ; GCLK3            ;
; reset ; PIN_28   ; 48      ; Global clock         ; GCLK2            ;
+-------+----------+---------+----------------------+------------------+


+---------------------------------+
; Non-Global High Fan-Out Signals ;
+-------------------+-------------+
; Name              ; Fan-Out     ;
+-------------------+-------------+
; count[0]          ; 19          ;
; i[14]~347         ; 15          ;
; datacount[0]      ; 15          ;
; datacount[2]      ; 14          ;
; datacount[1]      ; 13          ;
; count[2]          ; 10          ;
; count[1]          ; 10          ;
; sda~9             ; 8           ;
; dout[0]~91        ; 8           ;
; state~3716        ; 7           ;
; datacount[3]      ; 7           ;
; state.transfer    ; 7           ;
; state.initial2    ; 6           ;
; datacount[3]~171  ; 6           ;
; reduce_nor~267    ; 5           ;
; i[6]~312          ; 5           ;
; i[1]~292          ; 5           ;
; reduce_nor~260    ; 5           ;
; rd                ; 4           ;
; datacount[3]~173  ; 4           ;
; state~3720        ; 4           ;
; state.initial1    ; 4           ;
; data[7]~148       ; 4           ;
; state.control1    ; 4           ;
; state.control2    ; 4           ;
; i2c_active        ; 4           ;
; data[6]~147       ; 4           ;
; reduce_nor~261    ; 4           ;
; reduce_nor~259    ; 4           ;
; state.stop        ; 3           ;
; state.control1~39 ; 3           ;
; state.highadd     ; 3           ;
; state.lowadd      ; 3           ;
; i[11]~332         ; 3           ;
; process1~105      ; 2           ;
; state.initial1~40 ; 2           ;
; state.start1      ; 2           ;
; state.quit        ; 2           ;
; reduce_nor~266    ; 2           ;
; i[14]             ; 2           ;
; i[13]             ; 2           ;
; i[12]             ; 2           ;
; i[11]             ; 2           ;
; i[10]             ; 2           ;
; i[9]              ; 2           ;
; i[8]              ; 2           ;
; i[7]              ; 2           ;
; i[6]              ; 2           ;
; i[5]              ; 2           ;
; i[4]              ; 2           ;
+-------------------+-------------+


+-----------------------------------------------------+
; Interconnect Usage Summary                          ;
+----------------------------+------------------------+
; Interconnect Resource Type ; Usage                  ;
+----------------------------+------------------------+
; C4s                        ; 102 / 30,600 ( < 1 % ) ;
; Direct links               ; 20 / 43,552 ( < 1 % )  ;
; Global clocks              ; 2 / 8 ( 25 % )         ;
; LAB clocks                 ; 9 / 312 ( 2 % )        ;
; LUT chains                 ; 2 / 10,854 ( < 1 % )   ;
; Local interconnects        ; 128 / 43,552 ( < 1 % ) ;
; M4K buffers                ; 0 / 1,872 ( 0 % )      ;
; R4s                        ; 53 / 28,560 ( < 1 % )  ;
+----------------------------+------------------------+


+---------------------------------------------------------------------------+
; LAB Logic Elements                                                        ;
+--------------------------------------------+------------------------------+
; Number of Logic Elements  (Average = 6.79) ; Number of LABs  (Total = 14) ;
+--------------------------------------------+------------------------------+
; 1                                          ; 2                            ;
; 2                                          ; 2                            ;
; 3                                          ; 0                            ;
; 4                                          ; 1                            ;
; 5                                          ; 0                            ;
; 6                                          ; 1                            ;
; 7                                          ; 0                            ;
; 8                                          ; 0                            ;
; 9                                          ; 1                            ;
; 10                                         ; 7                            ;
+--------------------------------------------+------------------------------+


+-------------------------------------------------------------------+
; LAB-wide Signals                                                  ;
+------------------------------------+------------------------------+
; LAB-wide Signals  (Average = 2.57) ; Number of LAB