epptop.tan.rpt

在altera fpga中实现epp模式的并口通信程序

+-------------------------------------------------------+--------------------+------+----+-------------+
; Device Name                                           ; EP2SGX30DF780C5    ;      ;    ;             ;
; Timing Models                                         ; Final              ;      ;    ;             ;
; Default hold multicycle                               ; Same as Multicycle ;      ;    ;             ;
; Cut paths between unrelated clock domains             ; On                 ;      ;    ;             ;
; Cut off read during write signal paths                ; On                 ;      ;    ;             ;
; Cut off feedback from I/O pins                        ; On                 ;      ;    ;             ;
; Report Combined Fast/Slow Timing                      ; Off                ;      ;    ;             ;
; Ignore Clock Settings                                 ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements               ; Off                ;      ;    ;             ;
; Enable Recovery/Removal analysis                      ; Off                ;      ;    ;             ;
; Enable Clock Latency                                  ; Off                ;      ;    ;             ;
; Number of source nodes to report per destination node ; 10                 ;      ;    ;             ;
; Number of destination nodes to report                 ; 10                 ;      ;    ;             ;
; Number of paths to report                             ; 200                ;      ;    ;             ;
; Report Minimum Timing Checks                          ; Off                ;      ;    ;             ;
; Use Fast Timing Models                                ; Off                ;      ;    ;             ;
; Report IO Paths Separately                            ; Off                ;      ;    ;             ;
+-------------------------------------------------------+--------------------+------+----+-------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary                                                                                                                                                             ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; CLK             ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'CLK'                                                                                                                                                                                                                                                                             ;
+-----------------------------------------+-----------------------------------------------------+-----------------------------------------+------------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack                                   ; Actual fmax (period)                                ; From                                    ; To                                       ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+-----------------------------------------+------------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A                                     ; 222.87 MHz ( period = 4.487 ns )                    ; EPP2SRAM:M0|sram_raddr[2]               ; ram_dp_ar_aw:m1|data_0_out[0]            ; CLK        ; CLK      ; None                        ; None                      ; 4.239 ns                ;
; N/A                                     ; 224.42 MHz ( period = 4.456 ns )                    ; EPP2SRAM:M0|sram_waddr[2]               ; ram_dp_ar_aw:m1|data_0_out[0]            ; CLK        ; CLK      ; None                        ; None                      ; 4.208 ns                ;
; N/A                                     ; 229.62 MHz ( period = 4.355 ns )                    ; EPP2SRAM:M0|EPP_Wait                    ; ram_dp_ar_aw:m1|mem[0][1]                ; CLK        ; CLK      ; None                        ; None                      ; 4.103 ns                ;
; N/A                                     ; 229.62 MHz ( period = 4.355 ns )                    ; EPP2SRAM:M0|EPP_Wait                    ; ram_dp_ar_aw:m1|mem[0][4]                ; CLK        ; CLK      ; None                        ; None                      ; 4.103 ns                ;
; N/A                                     ; 230.20 MHz ( period = 4.344 ns )                    ; EPP2SRAM:M0|EPP_Wait                    ; ram_dp_ar_aw:m1|mem[6][0]                ; CLK        ; CLK      ; None                        ; None                      ; 4.096 ns                ;
; N/A                                     ; 230.20 MHz ( period = 4.344 ns )                    ; EPP2SRAM:M0|EPP_Wait                    ; ram_dp_ar_aw:m1|mem[6][1]                ; CLK        ; CLK      ; None                        ; None                      ; 4.096 ns                ;
; N/A                                     ; 230.20 MHz ( period = 4.344 ns )                    ; EPP2SRAM:M0|EPP_Wait                    ; ram_dp_ar_aw:m1|mem[6][2]                ; CLK        ; CLK      ; None                        ; None                      ; 4.096 ns                ;
; N/A                                     ; 230.20 MHz ( period = 4.344 ns )                    ; EPP2SRAM:M0|EPP_Wait                    ; ram_dp_ar_aw:m1|mem[6][3]                ; CLK        ; CLK      ; None                        ; None                      ; 4.096 ns                ;
; N/A                                     ; 230.20 MHz ( period = 4.344 ns )                    ; EPP2SRAM:M0|EPP_Wait                    ; ram_dp_ar_aw:m1|mem[6][4]                ; CLK        ; CLK      ; None                        ; None                      ; 4.096 ns                ;
; N/A                                     ; 230.20 MHz ( period = 4.344 ns )                    ; EPP2SRAM:M0|EPP_Wait                    ; ram_dp_ar_aw:m1|mem[6][5]                ; CLK        ; CLK      ; None                        ; None                      ; 4.096 ns                ;
; N/A                                     ; 230.20 MHz ( period = 4.344 ns )                    ; EPP2SRAM:M0|EPP_Wait                    ; ram_dp_ar_aw:m1|mem[6][6]                ; CLK        ; CLK      ; None                        ; None                      ; 4.096 ns                ;
; N/A                                     ; 230.20 MHz ( period = 4.344 ns )                    ; EPP2SRAM:M0|EPP_Wait                    ; ram_dp_ar_aw:m1|mem[6][7]                ; CLK        ; CLK      ; None                        ; None                      ; 4.096 ns                ;
; N/A                                     ; 230.84 MHz ( period = 4.332 ns )                    ; EPP2SRAM:M0|EPP_Wait                    ; ram_dp_ar_aw:m1|mem[0][3]                ; CLK        ; CLK      ; None                        ; None                      ; 4.147 ns                ;
; N/A                                     ; 231.11 MHz ( period = 4.327 ns )                    ; EPP2SRAM:M0|sram_raddr[2]               ; ram_dp_ar_aw:m1|data_0_out[7]            ; CLK        ; CLK      ; None                        ; None                      ; 4.079 ns                ;
; N/A                                     ; 232.56 MHz ( period = 4.300 ns )                    ; EPP2SRAM:M0|sram_raddr[2]               ; ram_dp_ar_aw:m1|mem[1][0]                ; CLK        ; CLK      ; None                        ; None                      ; 4.049 ns                ;
; N/A                                     ; 232.56 MHz ( period = 4.300 ns )                    ; EPP2SRAM:M0|sram_raddr[2]               ; ram_dp_ar_aw:m1|mem[1][1]                ; CLK        ; CLK      ; None                        ; None                      ; 4.049 ns                ;
; N/A                                     ; 232.56 MHz ( period = 4.300 ns )                    ; EPP2SRAM:M0|sram_raddr[2]               ; ram_dp_ar_aw:m1|mem[1][2]                ; CLK        ; CLK      ; None                        ; None                      ; 4.049 ns                ;
; N/A                                     ; 232.56 MHz ( period = 4.300 ns )                    ; EPP2SRAM:M0|sram_raddr[2]               ; ram_dp_ar_aw:m1|mem[1][3]                ; CLK        ; CLK      ; None                        ; None                      ; 4.049 ns                ;
; N/A                                     ; 232.56 MHz ( period = 4.300 ns )                    ; EPP2SRAM:M0|sram_raddr[2]               ; ram_dp_ar_aw:m1|mem[1][5]                ; CLK        ; CLK      ; None                        ; None                      ; 4.049 ns                ;
; N/A                                     ; 232.67 MHz ( period = 4.298 ns )                    ; EPP2SRAM:M0|cmd[0]                      ; ram_dp_ar_aw:m1|mem[2][2]                ; CLK        ; CLK      ; None                        ; None                      ; 4.109 ns                ;
; N/A                                     ; 232.67 MHz ( period = 4.298 ns )                    ; EPP2SRAM:M0|cmd[0]                      ; ram_dp_ar_aw:m1|mem[2][5]                ; CLK        ; CLK      ; None                        ; None                      ; 4.109 ns                ;
; N/A                                     ; 232.67 MHz ( period = 4.298 ns )                    ; EPP2SRAM:M0|cmd[0]                      ; ram_dp_ar_aw:m1|mem[2][6]                ; CLK        ; CLK      ; None                        ; None                      ; 4.109 ns                ;
; N/A                                     ; 232.67 MHz ( period = 4.298 ns )                    ; EPP2SRAM:M0|cmd[0]                      ; ram_dp_ar_aw:m1|mem[2][7]                ; CLK        ; CLK      ; None                        ; None                      ; 4.109 ns                ;