latch_16.v

来自「王金明的一些学习VHDL的子」· Verilog 代码 · 共 11 行

module latch_16(qo,din,load);
output[15:0] qo;
input[15:0] din;
input load;
reg[15:0] qo;

always @(posedge load)
begin  qo=din;  end

endmodule