add8.sim.rpt

这是用VHDL实现的8位加法器

; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|_~1                             ; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|_~1                                  ; out0             ;
; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|_~2                             ; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|_~2                                  ; out0             ;
; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|_~3                             ; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|_~3                                  ; out0             ;
; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|datab_node[4]~1                 ; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|datab_node[4]~1                      ; out0             ;
; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|datab_node[4]                   ; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|datab_node[4]                        ; out0             ;
; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|datab_node[1]                   ; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|datab_node[1]                        ; out0             ;
; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|unreg_res_node[4]~1             ; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|unreg_res_node[4]~1                  ; out0             ;
; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|_~4                             ; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|_~4                                  ; out0             ;
; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|_~7                             ; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|_~7                                  ; out0             ;
; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|_~8                             ; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|_~8                                  ; out0             ;
; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|_~12                            ; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|_~12                                 ; out0             ;
; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|_~14                            ; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|_~14                                 ; out0             ;
; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|_~15                            ; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|_~15                                 ; out0             ;
; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|_~16                            ; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|_~16                                 ; out0             ;
; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|_~19                            ; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|_~19                                 ; out0             ;
; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|a_csnbuffer:result_node|cout[1] ; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|a_csnbuffer:result_node|cout[1]      ; cout             ;
; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|a_csnbuffer:result_node|cout[0] ; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|a_csnbuffer:result_node|cout[0]      ; cout             ;
; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|a_csnbuffer:result_node|cout[0] ; |add8|add4b:inst|lpm_add_sub:add_rtl_0|addcore:adder|a_csnbuffer:result_node|cs_buffer[0] ; sout             ;
+--------------------------------------------------------------------------------------+-------------------------------------------------------------------------------------------+------------------+


The following table displays output ports that do not toggle to 0 during simulation.
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Missing 0-Value Coverage                                                                                                                                                                            ;
+--------------------------------------------------------------------------------------+-------------------------------------------------------------------------------------------+------------------+
; Node Name                                                                            ; Output Port Name                                                                          ; Output Port Type ;
+--------------------------------------------------------------------------------------+-------------------------------------------------------------------------------------------+------------------+
; |add8|a[0]                                                                           ; |add8|a[0]                                                                                ; out              ;
; |add8|b[1]                                                                           ; |add8|b[1]                                                                                ; out              ;
; |add8|b[0]                                                                           ; |add8|b[0]                                                                                ; out              ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|datab_node[0]~0                ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|datab_node[0]~0                     ; out0             ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~2                            ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~2                                 ; out0             ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|datab_node[4]~1                ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|datab_node[4]~1                     ; out0             ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|datab_node[4]                  ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|datab_node[4]                       ; out0             ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|datab_node[3]                  ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|datab_node[3]                       ; out0             ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|datab_node[2]                  ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|datab_node[2]                       ; out0             ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|datab_node[1]                  ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|datab_node[1]                       ; out0             ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~4                            ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~4                                 ; out0             ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~5                            ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~5                                 ; out0             ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~6                            ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~6                                 ; out0             ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~7                            ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~7                                 ; out0             ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_2|addcore:adder|datab_node[0]~0                ; |add8|add4b:inst5|lpm_add_sub:add_rtl_2|addcore:adder|datab_node[0]~0                     ; out0             ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_2|addcore:adder|_~2                            ; |add8|add4b:inst5|lpm_add_sub:add_rtl_2|addcore:adder|_~2                                 ; out0             ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_2|addcore:adder|datab_node[4]~1                ; |add8|add4b:inst5|lpm_add_sub:add_rtl_2|addcore:adder|datab_node[4]~1                     ; out0             ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_2|addcore:adder|datab_node[4]                  ; |add8|add4b:inst5|lpm_add_sub:add_rtl_2|addcore:adder|datab_node[4]                       ; out0             ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_2|addcore:adder|unreg_res_node[4]~1            ; |add8|add4b:inst5|lpm_add_sub:add_rtl_2|addcore:adder|unreg_res_node[4]~1                 ; out0             ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_2|addcore:adder|_~4                            ; |add8|add4b:inst5|lpm_add_sub:add_rtl_2|addcore:adder|_~4                                 ; out0             ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_2|addcore:adder|_~8                            ; |add8|add4b:inst5|lpm_add_sub:add_rtl_2|addcore:adder|_~8                                 ; out0             ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_2|addcore:adder|_~12                           ; |add8|add4b:inst5|lpm_add_sub:add_rtl_2|addcore:adder|_~12                                ; out0             ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_2|addcore:adder|_~16                           ; |add8|add4b:inst5|lpm_add_sub:add_rtl_2|addcore:adder|_~16                                ; out0             ;
; |add8|add4b:inst|lpm_add_sub:add_rtl_1|addcore:adder|datab_node[0]~0                 ; |add8|add4b:inst|lpm_add_sub:add_rtl_1|addcore:adder|datab_node[0]~0                      ; out0             ;
; |add8|add4b:inst|lpm_add_sub:add_rtl_1|addcore:adder|_~0                             ; |add8|add4b:inst|lpm_add_sub:add_rtl_1|addcore:adder|_~0                                  ; out0             ;
; |add8|add4b:inst|lpm_add_sub:add_rtl_1|addcore:adder|_~2                             ; |add8|add4b:inst|lpm_add_sub:add_rtl_1|addcore:adder|_~2                                  ; out0             ;
; |add8|add4b:inst|lpm_add_sub:add_rtl_1|addcore:adder|_~3                             ; |add8|add4b:inst|lpm_add_sub:add_rtl_1|addcore:adder|_~3                                  ; out0             ;
; |add8|add4b:inst|lpm_add_sub:add_rtl_1|addcore:adder|datab_node[4]~1                 ; |add8|add4b:inst|lpm_add_sub:add_rtl_1|addcore:adder|datab_node[4]~1                      ; out0             ;
; |add8|add4b:inst|lpm_add_sub:add_rtl_1|addcore:adder|datab_node[4]                   ; |add8|add4b:inst|lpm_add_sub:add_rtl_1|addcore:adder|datab_node[4]                        ; out0             ;
; |add8|add4b:inst|lpm_add_sub:add_rtl_1|addcore:adder|datab_node[3]                   ; |add8|add4b:inst|lpm_add_sub:add_rtl_1|addcore:adder|datab_node[3]                        ; out0             ;
; |add8|add4b:inst|lpm_add_sub:add_rtl_1|addcore:adder|datab_node[2]                   ; |add8|add4b:inst|lpm_add_sub:add_rtl_1|addcore:adder|datab_node[2]                        ; out0             ;
; |add8|add4b:inst|lpm_add_sub:add_rtl_1|addcore:adder|datab_node[1]                   ; |add8|add4b:inst|lpm_add_sub:add_rtl_1|addcore:adder|datab_node[1]                        ; out0             ;
; |add8|add4b:inst|lpm_add_sub:add_rtl_1|addcore:adder|_~4                             ; |add8|add4b:inst|lpm_add_sub:add_rtl_1|addcore:adder|_~4                                  ; out0             ;
; |add8|add4b:inst|lpm_add_sub:add_rtl_1|addcore:adder|_~5                             ; |add8|add4b:inst|lpm_add_sub:add_rtl_1|addcore:adder|_~5                                  ; out0             ;
; |add8|add4b:inst|lpm_add_sub:add_rtl_1|addcore:adder|_~6                             ; |add8|add4b:inst|lpm_add_sub:add_rtl_1|addcore:adder|_~6                                  ; out0             ;
; |add8|add4b:inst|lpm_add_sub:add_rtl_1|addcore:adder|_~7                             ; |add8|add4b:inst|lpm_add_sub:add_rtl_1|addcore:adder|_~7                                  ; out0             ;
; |add8|add4b:inst|lpm_add_sub:add_rtl_1|addcore:adder|_~12                            ; |add8|add4b:inst|lpm_add_sub:add_rtl_1|addcore:adder|_~12                                 ; out0             ;
; |add8|add4b:inst|lpm_add_sub:add_rtl_1|addcore:adder|_~13                            ; |add8|add4b:inst|lpm_add_sub:add_rtl_1|addcore:adder|_~13                                 ; out0             ;
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