📄 add8.sim.rpt
字号:
+--------------------------------------------------------------------+
; Coverage Summary ;
+-----------------------------------------------------+--------------+
; Type ; Value ;
+-----------------------------------------------------+--------------+
; Total coverage as a percentage ; 68.70 % ;
; Total nodes checked ; 214 ;
; Total output ports checked ; 230 ;
; Total output ports with complete 1/0-value coverage ; 158 ;
; Total output ports with no 1/0-value coverage ; 72 ;
; Total output ports with no 1-value coverage ; 72 ;
; Total output ports with no 0-value coverage ; 72 ;
+-----------------------------------------------------+--------------+
The following table displays output ports that toggle between 1 and 0 during simulation.
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Complete 1/0-Value Coverage ;
+---------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------+------------------+
; Node Name ; Output Port Name ; Output Port Type ;
+---------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------+------------------+
; |add8|cout ; |add8|cout ; pin_out ;
; |add8|cin ; |add8|cin ; out ;
; |add8|a[7] ; |add8|a[7] ; out ;
; |add8|a[6] ; |add8|a[6] ; out ;
; |add8|a[5] ; |add8|a[5] ; out ;
; |add8|a[4] ; |add8|a[4] ; out ;
; |add8|a[3] ; |add8|a[3] ; out ;
; |add8|a[2] ; |add8|a[2] ; out ;
; |add8|a[1] ; |add8|a[1] ; out ;
; |add8|b[7] ; |add8|b[7] ; out ;
; |add8|b[6] ; |add8|b[6] ; out ;
; |add8|b[5] ; |add8|b[5] ; out ;
; |add8|b[4] ; |add8|b[4] ; out ;
; |add8|b[3] ; |add8|b[3] ; out ;
; |add8|b[2] ; |add8|b[2] ; out ;
; |add8|s[7] ; |add8|s[7] ; pin_out ;
; |add8|s[6] ; |add8|s[6] ; pin_out ;
; |add8|s[5] ; |add8|s[5] ; pin_out ;
; |add8|s[4] ; |add8|s[4] ; pin_out ;
; |add8|s[3] ; |add8|s[3] ; pin_out ;
; |add8|s[2] ; |add8|s[2] ; pin_out ;
; |add8|s[1] ; |add8|s[1] ; pin_out ;
; |add8|s[0] ; |add8|s[0] ; pin_out ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|result_node[0] ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|result_node[0] ; out0 ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|result_node[1] ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|result_node[1] ; out0 ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|result_node[2] ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|result_node[2] ; out0 ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|result_node[3] ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|result_node[3] ; out0 ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|result_node[4] ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|result_node[4] ; out0 ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|datab_node[0] ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|datab_node[0] ; out0 ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|unreg_res_node[0]~0 ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|unreg_res_node[0]~0 ; out0 ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|unreg_res_node[0] ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|unreg_res_node[0] ; out0 ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~0 ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~0 ; out0 ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~1 ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~1 ; out0 ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~3 ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~3 ; out0 ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|unreg_res_node[4]~1 ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|unreg_res_node[4]~1 ; out0 ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|unreg_res_node[3]~2 ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|unreg_res_node[3]~2 ; out0 ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|unreg_res_node[2]~3 ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|unreg_res_node[2]~3 ; out0 ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|unreg_res_node[1]~4 ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|unreg_res_node[1]~4 ; out0 ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|unreg_res_node[4] ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|unreg_res_node[4] ; out0 ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|unreg_res_node[3] ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|unreg_res_node[3] ; out0 ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|unreg_res_node[2] ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|unreg_res_node[2] ; out0 ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|unreg_res_node[1] ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|unreg_res_node[1] ; out0 ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~8 ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~8 ; out0 ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~9 ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~9 ; out0 ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~10 ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~10 ; out0 ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~11 ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~11 ; out0 ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~12 ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~12 ; out0 ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~13 ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~13 ; out0 ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~14 ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~14 ; out0 ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~15 ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~15 ; out0 ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~16 ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~16 ; out0 ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~17 ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~17 ; out0 ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~18 ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~18 ; out0 ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~19 ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|_~19 ; out0 ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|a_csnbuffer:result_node|cout[4] ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|a_csnbuffer:result_node|cs_buffer[4] ; sout ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|a_csnbuffer:result_node|cout[3] ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|a_csnbuffer:result_node|cout[3] ; cout ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|a_csnbuffer:result_node|cout[3] ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|a_csnbuffer:result_node|cs_buffer[3] ; sout ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|a_csnbuffer:result_node|cout[2] ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|a_csnbuffer:result_node|cout[2] ; cout ;
; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|a_csnbuffer:result_node|cout[2] ; |add8|add4b:inst5|lpm_add_sub:add_rtl_3|addcore:adder|a_csnbuffer:result_node|cs_buffer[2] ; sout ;
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