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1位全加器 可以进行1位的二进制码的加法 想进行改进 改为4位或8位的全加器代码

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

use ieee.std_logic_arith.all;


entity bit1adder is

      port(

           a,b,ci:in std_logic;

           s,co:out std_logic

           );

end bit1adder;

architecture func of bit1adder is     --此功能可由真值表推出，或者亦可直接列出真值表代替此程序

signal:x,y:std_logic;

begin

      x<=a xor b;

      y<=x and ci;

      s<=x xor ci;

      co<=y or (a and b);

end func;