pwm.hier_info

FPGA下PWM的Verilog 源码

|pwm
reset => flag_sanjiao~4.OUTPUTSELECT
reset => amp_sanjiao~44.OUTPUTSELECT
reset => amp_sanjiao~45.OUTPUTSELECT
reset => amp_sanjiao~46.OUTPUTSELECT
reset => amp_sanjiao~47.OUTPUTSELECT
reset => amp_sanjiao~48.OUTPUTSELECT
reset => amp_sanjiao~49.OUTPUTSELECT
reset => amp_sanjiao~50.OUTPUTSELECT
reset => amp_sanjiao~51.OUTPUTSELECT
reset => amp_sanjiao~52.OUTPUTSELECT
reset => amp_sanjiao~53.OUTPUTSELECT
reset => amp_sanjiao~54.OUTPUTSELECT
pll_clk => sys_cnt[5].CLK
pll_clk => sys_cnt[4].CLK
pll_clk => sys_cnt[3].CLK
pll_clk => sys_cnt[2].CLK
pll_clk => sys_cnt[1].CLK
pll_clk => sys_cnt[0].CLK
pll_clk => sin_cnt[9].CLK
pll_clk => sin_cnt[8].CLK
pll_clk => sin_cnt[7].CLK
pll_clk => sin_cnt[6].CLK
pll_clk => sin_cnt[5].CLK
pll_clk => sin_cnt[4].CLK
pll_clk => sin_cnt[3].CLK
pll_clk => sin_cnt[2].CLK
pll_clk => sin_cnt[1].CLK
pll_clk => sin_cnt[0].CLK
pll_clk => amp_sin1[10].CLK
pll_clk => amp_sin1[9].CLK
pll_clk => amp_sin1[8].CLK
pll_clk => amp_sin1[7].CLK
pll_clk => amp_sin1[6].CLK
pll_clk => amp_sin1[5].CLK
pll_clk => amp_sin1[4].CLK
pll_clk => amp_sin1[3].CLK
pll_clk => amp_sin1[2].CLK
pll_clk => amp_sin1[1].CLK
pll_clk => amp_sin1[0].CLK
pll_clk => flag_sanjiao.CLK
pll_clk => amp_sanjiao[10].CLK
pll_clk => amp_sanjiao[9].CLK
pll_clk => amp_sanjiao[8].CLK
pll_clk => amp_sanjiao[7].CLK
pll_clk => amp_sanjiao[6].CLK
pll_clk => amp_sanjiao[5].CLK
pll_clk => amp_sanjiao[4].CLK
pll_clk => amp_sanjiao[3].CLK
pll_clk => amp_sanjiao[2].CLK
pll_clk => amp_sanjiao[1].CLK
pll_clk => amp_sanjiao[0].CLK
pll_clk => pwm11.CLK
pll_clk => pwm33.CLK
pll_clk => temp_cnt[5].CLK
pll_clk => temp_cnt[4].CLK
pll_clk => temp_cnt[3].CLK
pll_clk => temp_cnt[2].CLK
pll_clk => temp_cnt[1].CLK
pll_clk => temp_cnt[0].CLK
pll_clk => pwm1~reg0.CLK
pll_clk => pwm3~reg0.CLK
pll_clk => pwm2~reg0.CLK
pll_clk => pwm4~reg0.CLK
div_con[0] => Decoder0.IN3
div_con[1] => Decoder0.IN2
div_con[2] => Decoder0.IN1
div_con[3] => Decoder0.IN0
pwm1 <= pwm1~reg0.DB_MAX_OUTPUT_PORT_TYPE
pwm2 <= pwm2~reg0.DB_MAX_OUTPUT_PORT_TYPE
pwm3 <= pwm3~reg0.DB_MAX_OUTPUT_PORT_TYPE
pwm4 <= pwm4~reg0.DB_MAX_OUTPUT_PORT_TYPE