dead.v

来自「FPGA下PWM的Verilog 源码」· Verilog 代码 · 共 8 行

8 行

module dead(clk,in1,out1);
   input clk;
   input in1;
   output out1;
   reg out1;
endmodule

dead.v - 源码说明

本页面展示了「FPGA下PWM的Verilog 源码」中的 dead.v 源码文件，采用 Verilog 编程语言编写，共 8 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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