dds.fit.rpt

数字信号源

; Fit Attempts to Skip                                                  ; 0                              ; 0.0                            ;
; Use smart compilation                                                 ; Off                            ; Off                            ;
; Maximum processors allowed for parallel compilation                   ; 1                              ; 1                              ;
; Router Timing Optimization Level                                      ; Normal                         ; Normal                         ;
; Placement Effort Multiplier                                           ; 1.0                            ; 1.0                            ;
; Router Effort Multiplier                                              ; 1.0                            ; 1.0                            ;
; Always Enable Input Buffers                                           ; Off                            ; Off                            ;
; Optimize Hold Timing                                                  ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ;
; Optimize Fast-Corner Timing                                           ; Off                            ; Off                            ;
; Equivalent RAM and MLAB Paused Read Capabilities                      ; Care                           ; Care                           ;
; PowerPlay Power Optimization                                          ; Normal compilation             ; Normal compilation             ;
; Optimize Timing                                                       ; Normal compilation             ; Normal compilation             ;
; Optimize IOC Register Placement for Timing                            ; On                             ; On                             ;
; Limit to One Fitting Attempt                                          ; Off                            ; Off                            ;
; Final Placement Optimizations                                         ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations                           ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                                         ; 1                              ; 1                              ;
; PCI I/O                                                               ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                                                 ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                                             ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                                    ; Off                            ; Off                            ;
; Auto Packed Registers -- Stratix II/II GX/III Cyclone II/III Arria GX ; Auto                           ; Auto                           ;
; Auto Delay Chains                                                     ; On                             ; On                             ;
; Auto Merge PLLs                                                       ; On                             ; On                             ;
; Perform Physical Synthesis for Combinational Logic for Fitting        ; Off                            ; Off                            ;
; Perform Physical Synthesis for Combinational Logic for Performance    ; Off                            ; Off                            ;
; Perform Register Duplication for Performance                          ; Off                            ; Off                            ;
; Perform Logic to Memory Mapping for Fitting                           ; Off                            ; Off                            ;
; Perform Register Retiming for Performance                             ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining                                ; Off                            ; Off                            ;
; Fitter Effort                                                         ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                                       ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication                              ; Auto                           ; Auto                           ;
; Auto Register Duplication                                             ; Auto                           ; Auto                           ;
; Auto Global Clock                                                     ; On                             ; On                             ;
; Auto Global Register Control Signals                                  ; On                             ; On                             ;
; Stop After Congestion Map Generation                                  ; Off                            ; Off                            ;
; Save Intermediate Fitting Results                                     ; Off                            ; Off                            ;
+-----------------------------------------------------------------------+--------------------------------+--------------------------------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in C:/altera/dds/dds.pin.


+---------------------------------------------------------------------------+
; Fitter Resource Usage Summary                                             ;
+----------------------------------------------+----------------------------+
; Resource                                     ; Usage                      ;
+----------------------------------------------+----------------------------+
; ALUTs Used                                   ; 32 / 48,080 ( < 1 % )      ;
; Dedicated logic registers                    ; 96 / 48,080 ( < 1 % )      ;
;                                              ;                            ;
; ALUTs Unavailable                            ; 0                          ;
;     -- Due to unpartnered 7 input function   ; 0                          ;
;     -- Due to unpartnered 6 input function   ; 0                          ;
;                                              ;                            ;
; Combinational ALUT usage by number of inputs ;                            ;
;     -- 7 input functions                     ; 0                          ;
;     -- 6 input functions                     ; 0                          ;
;     -- 5 input functions                     ; 0                          ;
;     -- 4 input functions                     ; 0                          ;
;     -- <=3 input functions                   ; 32                         ;
;                                              ;                            ;
; Combinational ALUTs by mode                  ;                            ;
;     -- normal mode                           ; 0                          ;
;     -- extended LUT mode                     ; 0                          ;
;     -- arithmetic mode                       ; 32                         ;
;     -- shared arithmetic mode                ; 0                          ;
;                                              ;                            ;
; Logic utilization                            ; 96 / 48,080 ( < 1 % )      ;
;     -- ALUT/register pairs used              ; 96                         ;
;         -- Combinational with no register    ; 0                          ;
;         -- Register only                     ; 64                         ;
;         -- Combinational with a register     ; 32                         ;
;     -- ALUT/register pairs unavailable       ; 0                          ;
;                                              ;                            ;
; Total registers*                             ; 96 / 50,322 ( < 1 % )      ;
;     -- Dedicated logic registers             ; 96 / 48,080 ( < 1 % )      ;
;     -- I/O registers                         ; 0 / 2,242 ( 0 % )          ;
;                                              ;                            ;
; ALMs:  partially or completely used          ; 48 / 24,040 ( < 1 % )      ;
;                                              ;                            ;
; Total LABs:  partially or completely used    ; 6 / 3,005 ( < 1 % )        ;
;                                              ;                            ;
; User inserted logic elements                 ; 0                          ;
; Virtual pins                                 ; 0                          ;
; I/O pins                                     ; 68 / 395 ( 17 % )          ;
;     -- Clock pins                            ; 8 / 16 ( 50 % )            ;
; Global signals                               ; 2                          ;
; M512s                                        ; 0 / 326 ( 0 % )            ;
; M4Ks                                         ; 8 / 252 ( 3 % )            ;
; M-RAMs                                       ; 0 / 2 ( 0 % )              ;
; Total block memory bits                      ; 32,768 / 2,528,640 ( 1 % ) ;
; Total block memory implementation bits       ; 36,864 / 2,528,640 ( 1 % ) ;
; DSP block 9-bit elements                     ; 0 / 256 ( 0 % )            ;