cordic.fit.rpt

cordic算法的fpga的实现 采用altera芯片

; Optimize Fast-Corner Timing                                           ; Off                            ; Off                            ;
; Equivalent RAM and MLAB Paused Read Capabilities                      ; Care                           ; Care                           ;
; PowerPlay Power Optimization                                          ; Normal compilation             ; Normal compilation             ;
; Optimize Timing                                                       ; Normal compilation             ; Normal compilation             ;
; Optimize IOC Register Placement for Timing                            ; On                             ; On                             ;
; Limit to One Fitting Attempt                                          ; Off                            ; Off                            ;
; Final Placement Optimizations                                         ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations                           ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                                         ; 1                              ; 1                              ;
; PCI I/O                                                               ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                                                 ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                                             ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                                    ; Off                            ; Off                            ;
; Auto Packed Registers -- Stratix II/II GX/III Cyclone II/III Arria GX ; Auto                           ; Auto                           ;
; Auto Delay Chains                                                     ; On                             ; On                             ;
; Auto Merge PLLs                                                       ; On                             ; On                             ;
; Perform Physical Synthesis for Combinational Logic for Fitting        ; Off                            ; Off                            ;
; Perform Physical Synthesis for Combinational Logic for Performance    ; Off                            ; Off                            ;
; Perform Register Duplication for Performance                          ; Off                            ; Off                            ;
; Perform Logic to Memory Mapping for Fitting                           ; Off                            ; Off                            ;
; Perform Register Retiming for Performance                             ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining                                ; Off                            ; Off                            ;
; Fitter Effort                                                         ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                                       ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication                              ; Auto                           ; Auto                           ;
; Auto Register Duplication                                             ; Auto                           ; Auto                           ;
; Auto Global Clock                                                     ; On                             ; On                             ;
; Auto Global Register Control Signals                                  ; On                             ; On                             ;
; Stop After Congestion Map Generation                                  ; Off                            ; Off                            ;
; Save Intermediate Fitting Results                                     ; Off                            ; Off                            ;
+-----------------------------------------------------------------------+--------------------------------+--------------------------------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in C:/altera/cordic/cordic.pin.


+-----------------------------------------------------------------------+
; Fitter Resource Usage Summary                                         ;
+----------------------------------------------+------------------------+
; Resource                                     ; Usage                  ;
+----------------------------------------------+------------------------+
; ALUTs Used                                   ; 136 / 17,264 ( < 1 % ) ;
; Dedicated logic registers                    ; 156 / 17,264 ( < 1 % ) ;
;                                              ;                        ;
; ALUTs Unavailable                            ; 0                      ;
;     -- Due to unpartnered 7 input function   ; 0                      ;
;     -- Due to unpartnered 6 input function   ; 0                      ;
;                                              ;                        ;
; Combinational ALUT usage by number of inputs ;                        ;
;     -- 7 input functions                     ; 0                      ;
;     -- 6 input functions                     ; 16                     ;
;     -- 5 input functions                     ; 0                      ;
;     -- 4 input functions                     ; 2                      ;
;     -- <=3 input functions                   ; 118                    ;
;                                              ;                        ;
; Combinational ALUTs by mode                  ;                        ;
;     -- normal mode                           ; 25                     ;
;     -- extended LUT mode                     ; 0                      ;
;     -- arithmetic mode                       ; 111                    ;
;     -- shared arithmetic mode                ; 0                      ;
;                                              ;                        ;
; Logic utilization                            ; 181 / 17,264 ( 1 % )   ;
;     -- ALUT/register pairs used              ; 181                    ;
;         -- Combinational with no register    ; 25                     ;
;         -- Register only                     ; 45                     ;
;         -- Combinational with a register     ; 111                    ;
;     -- ALUT/register pairs unavailable       ; 0                      ;
;                                              ;                        ;
; Total registers*                             ; 156 / 18,682 ( < 1 % ) ;
;     -- Dedicated logic registers             ; 156 / 17,264 ( < 1 % ) ;
;     -- I/O registers                         ; 0 / 1,418 ( 0 % )      ;
;                                              ;                        ;
; ALMs:  partially or completely used          ; 91 / 8,632 ( 1 % )     ;
;                                              ;                        ;
; Total LABs:  partially or completely used    ; 12 / 1,079 ( 1 % )     ;
;                                              ;                        ;
; User inserted logic elements                 ; 0                      ;
; Virtual pins                                 ; 0                      ;
; I/O pins                                     ; 35 / 255 ( 14 % )      ;
;     -- Clock pins                            ; 4 / 14 ( 29 % )        ;
; Global signals                               ; 2                      ;
; M512s                                        ; 0 / 166 ( 0 % )        ;
; M4Ks                                         ; 0 / 118 ( 0 % )        ;
; M-RAMs                                       ; 0 / 1 ( 0 % )          ;
; Total block memory bits                      ; 0 / 1,229,184 ( 0 % )  ;
; Total block memory implementation bits       ; 0 / 1,229,184 ( 0 % )  ;
; DSP block 9-bit elements                     ; 0 / 80 ( 0 % )         ;
; PLLs                                         ; 0 / 4 ( 0 % )          ;
; Global clocks                                ; 2 / 16 ( 13 % )        ;
; Regional clocks                              ; 0 / 32 ( 0 % )         ;
; SERDES transmitters                          ; 0 / 29 ( 0 % )         ;
; SERDES receivers                             ; 0 / 31 ( 0 % )         ;
; GXB Receiver channels                        ; 0 / 4 ( 0 % )          ;
; GXB Transmitter channels                     ; 0 / 4 ( 0 % )          ;
; Average interconnect usage                   ; 0%                     ;
; Peak interconnect usage                      ; 1%                     ;
; Maximum fan-out node                         ; ena                    ;
; Maximum fan-out                              ; 156                    ;
; Highest non-global fan-out signal            ; ena                    ;
; Highest non-global fan-out                   ; 156                    ;