📄 clk_tran.v
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module clk_tran(clkin,reset,clkout);
input clkin,reset;
output clkout;
reg [3:0]counter;
assign clkout=counter[0];
always @(posedge clkin or negedge reset)
begin
if(!reset) counter<=4'b0;
else counter<=counter+4'd1;
end
endmodule
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